git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/RX600_RX64M_RSK_GCC_e2studio/src/IntQueueTimer.c

   1 /*\r
   2  * FreeRTOS Kernel V10.0.1\r
   3  * Copyright (C) 2017 Amazon.com, Inc. or its affiliates.  All Rights Reserved.\r
   4  *\r
   5  * Permission is hereby granted, free of charge, to any person obtaining a copy of\r
   6  * this software and associated documentation files (the "Software"), to deal in\r
   7  * the Software without restriction, including without limitation the rights to\r
   8  * use, copy, modify, merge, publish, distribute, sublicense, and/or sell copies of\r
   9  * the Software, and to permit persons to whom the Software is furnished to do so,\r
  10  * subject to the following conditions:\r
  11  *\r
  12  * The above copyright notice and this permission notice shall be included in all\r
  13  * copies or substantial portions of the Software.\r
  14  *\r
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR\r
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS\r
  17  * FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR\r
  18  * COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER\r
  19  * IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN\r
  20  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.\r
  21  *\r
  22  * http://www.FreeRTOS.org\r
  23  * http://aws.amazon.com/freertos\r
  24  *\r
  25  * 1 tab == 4 spaces!\r
  26  */\r
  27 \r
  28 /*\r
  29  * This file contains the non-portable and therefore RX64M specific parts of\r
  30  * the IntQueue standard demo task - namely the configuration of the timers\r
  31  * that generate the interrupts and the interrupt entry points.\r
  32  */\r
  33 \r
  34 /* Scheduler includes. */\r
  35 #include "FreeRTOS.h"\r
  36 #include "task.h"\r
  37 \r
  38 /* Demo includes. */\r
  39 #include "IntQueueTimer.h"\r
  40 #include "IntQueue.h"\r
  41 \r
  42 /* Hardware specifics. */\r
  43 #include "iodefine.h"\r
  44 #include "rskrx64mdef.h"\r
  45 \r
  46 #define IPR_PERIB_INTB128       128\r
  47 #define IPR_PERIB_INTB129       129\r
  48 #define IER_PERIB_INTB128       0x10\r
  49 #define IER_PERIB_INTB129       0x10\r
  50 #define IEN_PERIB_INTB128       IEN0\r
  51 #define IEN_PERIB_INTB129       IEN1\r
  52 #define IR_PERIB_INTB128        128\r
  53 #define IR_PERIB_INTB129        129\r
  54 \r
  55 void vIntQTimerISR0( void ) __attribute__ ((interrupt));\r
  56 void vIntQTimerISR1( void ) __attribute__ ((interrupt));\r
  57 \r
  58 #define tmrTIMER_0_1_FREQUENCY  ( 2000UL )\r
  59 #define tmrTIMER_2_3_FREQUENCY  ( 2001UL )\r
  60 \r
  61 void vInitialiseTimerForIntQueueTest( void )\r
  62 {\r
  63         /* Ensure interrupts do not start until full configuration is complete. */\r
  64         portENTER_CRITICAL();\r
  65         {\r
  66                 /* Give write access. */\r
  67                 SYSTEM.PRCR.WORD = 0xa502;\r
  68 \r
  69                 /* Cascade two 8bit timer channels to generate the interrupts. \r
  70                 8bit timer unit 1 (TMR0 and TMR1) and 8bit timer unit 2 (TMR2 and TMR3 are\r
  71                 utilised for this test. */\r
  72 \r
  73                 /* Enable the timers. */\r
  74                 SYSTEM.MSTPCRA.BIT.MSTPA5 = 0;\r
  75                 SYSTEM.MSTPCRA.BIT.MSTPA4 = 0;\r
  76 \r
  77                 /* Enable compare match A interrupt request. */\r
  78                 TMR0.TCR.BIT.CMIEA = 1;\r
  79                 TMR2.TCR.BIT.CMIEA = 1;\r
  80 \r
  81                 /* Clear the timer on compare match A. */\r
  82                 TMR0.TCR.BIT.CCLR = 1;\r
  83                 TMR2.TCR.BIT.CCLR = 1;\r
  84 \r
  85                 /* Set the compare match value. */\r
  86                 TMR01.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
  87                 TMR23.TCORA = ( unsigned short ) ( ( ( configPERIPHERAL_CLOCK_HZ / tmrTIMER_0_1_FREQUENCY ) -1 ) / 8 );\r
  88 \r
  89                 /* 16 bit operation ( count from timer 1,2 ). */\r
  90                 TMR0.TCCR.BIT.CSS = 3;\r
  91                 TMR2.TCCR.BIT.CSS = 3;\r
  92         \r
  93                 /* Use PCLK as the input. */\r
  94                 TMR1.TCCR.BIT.CSS = 1;\r
  95                 TMR3.TCCR.BIT.CSS = 1;\r
  96         \r
  97                 /* Divide PCLK by 8. */\r
  98                 TMR1.TCCR.BIT.CKS = 2;\r
  99                 TMR3.TCCR.BIT.CKS = 2;\r
 100 \r
 101                 /* Enable TMR 0, 2 interrupts. */\r
 102                 TMR0.TCR.BIT.CMIEA = 1;\r
 103                 TMR2.TCR.BIT.CMIEA = 1;\r
 104 \r
 105                 /* Map TMR0 CMIA0 interrupt to vector slot B number 128 and set\r
 106                 priority above the kernel's priority, but below the max syscall\r
 107                 priority. */\r
 108             ICU.SLIBXR128.BYTE = 3; /* Three is TMR0 compare match A. */\r
 109             IPR( PERIB, INTB128 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 1;\r
 110                 IEN( PERIB, INTB128 ) = 1;\r
 111 \r
 112                 /* Ensure that the flag is set to 0, otherwise the interrupt will not be\r
 113                 accepted. */\r
 114                 IR( PERIB, INTB128 ) = 0;\r
 115 \r
 116                 /* Do the same for TMR2, but to vector 129. */\r
 117             ICU.SLIBXR129.BYTE = 9; /* Nine is TMR2 compare match A. */\r
 118             IPR( PERIB, INTB129 ) = configMAX_SYSCALL_INTERRUPT_PRIORITY - 2;\r
 119                 IEN( PERIB, INTB129 ) = 1;\r
 120                 IR( PERIB, INTB129 ) = 0;\r
 121         }\r
 122         portEXIT_CRITICAL();\r
 123 }\r
 124 /*-----------------------------------------------------------*/\r
 125 \r
 126 /* On vector 128. */\r
 127 void vIntQTimerISR0( void )\r
 128 {\r
 129         /* Enable interrupts to allow interrupt nesting. */\r
 130         __asm volatile( "setpsw i" );\r
 131 \r
 132         portYIELD_FROM_ISR( xFirstTimerHandler() );\r
 133 }\r
 134 /*-----------------------------------------------------------*/\r
 135 \r
 136 /* On vector 129. */\r
 137 void vIntQTimerISR1( void )\r
 138 {\r
 139         /* Enable interrupts to allow interrupt nesting. */\r
 140         __asm volatile( "setpsw i" );\r
 141 \r
 142         portYIELD_FROM_ISR( xSecondTimerHandler() );\r
 143 }\r
 144 \r
 145 \r
 146 \r
 147 \r