git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/SuperH_SH7216_Renesas/RTOSDemo/webserver/EMAC.c

   1 /*\r
   2     FreeRTOS V8.2.0rc1 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     This file is part of the FreeRTOS distribution.\r
   8 \r
   9     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  10     the terms of the GNU General Public License (version 2) as published by the\r
  11     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  12 \r
  13     >>!   NOTE: The modification to the GPL is included to allow you to     !<<\r
  14     >>!   distribute a combined work that includes FreeRTOS without being   !<<\r
  15     >>!   obliged to provide the source code for proprietary components     !<<\r
  16     >>!   outside of the FreeRTOS kernel.                                   !<<\r
  17 \r
  18     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  19     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  20     FOR A PARTICULAR PURPOSE.  Full license text is available on the following\r
  21     link: http://www.freertos.org/a00114.html\r
  22 \r
  23     1 tab == 4 spaces!\r
  24 \r
  25     ***************************************************************************\r
  26      *                                                                       *\r
  27      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  28      *    not run, what could be wrong?".  Have you defined configASSERT()?  *\r
  29      *                                                                       *\r
  30      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  31      *                                                                       *\r
  32     ***************************************************************************\r
  33 \r
  34     ***************************************************************************\r
  35      *                                                                       *\r
  36      *    FreeRTOS provides completely free yet professionally developed,    *\r
  37      *    robust, strictly quality controlled, supported, and cross          *\r
  38      *    platform software that is more than just the market leader, it     *\r
  39      *    is the industry's de facto standard.                               *\r
  40      *                                                                       *\r
  41      *    Help yourself get started quickly while simultaneously helping     *\r
  42      *    to support the FreeRTOS project by purchasing a FreeRTOS           *\r
  43      *    tutorial book, reference manual, or both:                          *\r
  44      *    http://www.FreeRTOS.org/Documentation                              *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     ***************************************************************************\r
  49      *                                                                       *\r
  50      *   Investing in training allows your team to be as productive as       *\r
  51      *   possible as early as possible, lowering your overall development    *\r
  52      *   cost, and enabling you to bring a more robust product to market     *\r
  53      *   earlier than would otherwise be possible.  Richard Barry is both    *\r
  54      *   the architect and key author of FreeRTOS, and so also the world's   *\r
  55      *   leading authority on what is the world's most popular real time     *\r
  56      *   kernel for deeply embedded MCU designs.  Obtaining your training    *\r
  57      *   from Richard ensures your team will gain directly from his in-depth *\r
  58      *   product knowledge and years of usage experience.  Contact Real Time *\r
  59      *   Engineers Ltd to enquire about the FreeRTOS Masterclass, presented  *\r
  60      *   by Richard Barry:  http://www.FreeRTOS.org/contact\r
  61      *                                                                       *\r
  62     ***************************************************************************\r
  63 \r
  64     ***************************************************************************\r
  65      *                                                                       *\r
  66      *    You are receiving this top quality software for free.  Please play *\r
  67      *    fair and reciprocate by reporting any suspected issues and         *\r
  68      *    participating in the community forum:                              *\r
  69      *    http://www.FreeRTOS.org/support                                    *\r
  70      *                                                                       *\r
  71      *    Thank you!                                                         *\r
  72      *                                                                       *\r
  73     ***************************************************************************\r
  74 \r
  75     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  76     license and Real Time Engineers Ltd. contact details.\r
  77 \r
  78     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  79     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  80     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  81 \r
  82     http://www.FreeRTOS.org/labs - Where new FreeRTOS products go to incubate.\r
  83     Come and try FreeRTOS+TCP, our new open source TCP/IP stack for FreeRTOS.\r
  84 \r
  85     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  86     Integrity Systems ltd. to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  87     licenses offer ticketed support, indemnification and commercial middleware.\r
  88 \r
  89     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  90     engineered and independently SIL3 certified version for use in safety and\r
  91     mission critical applications that require provable dependability.\r
  92 \r
  93     1 tab == 4 spaces!\r
  94 */\r
  95 \r
  96 /* Hardware specific includes. */\r
  97 #include "iodefine.h"\r
  98 #include "typedefine.h"\r
  99 #include "hwEthernet.h"\r
 100 #include "hwEthernetPhy.h"\r
 101 \r
 102 /* FreeRTOS includes. */\r
 103 #include "FreeRTOS.h"\r
 104 #include "task.h"\r
 105 #include "semphr.h"\r
 106 \r
 107 /* uIP includes. */\r
 108 #include "net/uip.h"\r
 109 \r
 110 /* The time to wait between attempts to obtain a free buffer. */\r
 111 #define emacBUFFER_WAIT_DELAY_ms                ( 3 / portTICK_PERIOD_MS )\r
 112 \r
 113 /* The number of times emacBUFFER_WAIT_DELAY_ms should be waited before giving\r
 114 up on attempting to obtain a free buffer all together. */\r
 115 #define emacBUFFER_WAIT_ATTEMPTS        ( 30 )\r
 116 \r
 117 /* The number of Rx descriptors. */\r
 118 #define emacNUM_RX_DESCRIPTORS  3\r
 119 \r
 120 /* The number of Tx descriptors.  When using uIP there is not point in having\r
 121 more than two. */\r
 122 #define emacNUM_TX_BUFFERS      2\r
 123 \r
 124 /* The total number of EMAC buffers to allocate. */\r
 125 #define emacNUM_BUFFERS         ( emacNUM_RX_DESCRIPTORS + emacNUM_TX_BUFFERS )\r
 126 \r
 127 /* The time to wait for the Tx descriptor to become free. */\r
 128 #define emacTX_WAIT_DELAY_ms ( 10 / portTICK_PERIOD_MS )\r
 129 \r
 130 /* The total number of times to wait emacTX_WAIT_DELAY_ms for the Tx descriptor to\r
 131 become free. */\r
 132 #define emacTX_WAIT_ATTEMPTS ( 5 )\r
 133 \r
 134 /* Only Rx end and Tx end interrupts are used by this driver. */\r
 135 #define emacTX_END_INTERRUPT    ( 1UL << 21UL )\r
 136 #define emacRX_END_INTERRUPT    ( 1UL << 18UL )\r
 137 \r
 138 /*-----------------------------------------------------------*/\r
 139 \r
 140 /* The buffers and descriptors themselves. */\r
 141 #pragma section RX_DESCR\r
 142         ethfifo xRxDescriptors[ emacNUM_RX_DESCRIPTORS ];\r
 143 #pragma section TX_DESCR\r
 144         ethfifo xTxDescriptors[ emacNUM_TX_BUFFERS ];\r
 145 #pragma section _ETHERNET_BUFFERS\r
 146         char xEthernetBuffers[ emacNUM_BUFFERS ][ UIP_BUFSIZE ];\r
 147 #pragma section\r
 148 \r
 149 /* Used to indicate which buffers are free and which are in use.  If an index\r
 150 contains 0 then the corresponding buffer in xEthernetBuffers is free, otherwise \r
 151 the buffer is in use or about to be used. */\r
 152 static unsigned char ucBufferInUse[ emacNUM_BUFFERS ];\r
 153 \r
 154 /*-----------------------------------------------------------*/\r
 155 \r
 156 /*\r
 157  * Initialise both the Rx and Tx descriptors.\r
 158  */\r
 159 static void prvInitialiseDescriptors( void );\r
 160 \r
 161 /*\r
 162  * Return a pointer to a free buffer within xEthernetBuffers.\r
 163  */\r
 164 static unsigned char *prvGetNextBuffer( void );\r
 165 \r
 166 /*\r
 167  * Return a buffer to the list of free buffers.\r
 168  */\r
 169 static void prvReturnBuffer( unsigned char *pucBuffer );\r
 170 \r
 171 /*\r
 172  * Examine the status of the next Rx FIFO to see if it contains new data.\r
 173  */\r
 174 static unsigned long prvCheckRxFifoStatus( void );\r
 175 \r
 176 /*\r
 177  * Setup the microcontroller for communication with the PHY.\r
 178  */\r
 179 static void prvSetupPortPinsAndReset( void );\r
 180 \r
 181 /*\r
 182  * Configure the Ethernet interface peripherals.\r
 183  */\r
 184 static void prvConfigureEtherCAndEDMAC( void );\r
 185 \r
 186 /*\r
 187  * Something has gone wrong with the descriptor usage.  Reset all the buffers\r
 188  * and descriptors.\r
 189  */\r
 190 static void prvResetEverything( void );\r
 191 \r
 192 /*-----------------------------------------------------------*/\r
 193 \r
 194 /* Points to the Rx descriptor currently in use. */\r
 195 static ethfifo *xCurrentRxDesc = NULL;\r
 196 \r
 197 /* The buffer used by the uIP stack to both receive and send.  This points to\r
 198 one of the Ethernet buffers when its actually in use. */\r
 199 unsigned char *uip_buf = NULL;\r
 200 \r
 201 /*-----------------------------------------------------------*/\r
 202 \r
 203 void vInitEmac( void )\r
 204 {\r
 205         /* Setup the SH hardware for MII communications. */\r
 206         prvSetupPortPinsAndReset();\r
 207         \r
 208         /* Set the Rx and Tx descriptors into their initial state. */\r
 209         prvInitialiseDescriptors();\r
 210 \r
 211         /* Set the MAC address into the ETHERC */\r
 212         EtherC.MAHR =   ( ( unsigned long ) configMAC_ADDR0 << 24UL ) | \r
 213                                         ( ( unsigned long ) configMAC_ADDR1 << 16UL ) | \r
 214                                         ( ( unsigned long ) configMAC_ADDR2 << 8UL ) | \r
 215                                         ( unsigned long ) configMAC_ADDR3;\r
 216                                         \r
 217         EtherC.MALR.BIT.MA = ( ( unsigned long ) configMAC_ADDR4 << 8UL ) |\r
 218                                                  ( unsigned long ) configMAC_ADDR5;\r
 219 \r
 220         /* Perform rest of interface hardware configuration. */\r
 221         prvConfigureEtherCAndEDMAC();\r
 222         \r
 223         /* Nothing received yet, so uip_buf points nowhere. */\r
 224         uip_buf = NULL;\r
 225 \r
 226         /* Initialize the PHY */\r
 227         phyReset();\r
 228 }\r
 229 /*-----------------------------------------------------------*/\r
 230 \r
 231 void vEMACWrite( void )\r
 232 {\r
 233 long x;\r
 234 \r
 235         /* Wait until the second transmission of the last packet has completed. */\r
 236         for( x = 0; x < emacTX_WAIT_ATTEMPTS; x++ )\r
 237         {\r
 238                 if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 239                 {\r
 240                         /* Descriptor is still active. */\r
 241                         vTaskDelay( emacTX_WAIT_DELAY_ms );\r
 242                 }\r
 243                 else\r
 244                 {\r
 245                         break;\r
 246                 }\r
 247         }\r
 248         \r
 249         /* Is the descriptor free after waiting for it? */\r
 250         if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 251         {\r
 252                 /* Something has gone wrong. */\r
 253                 prvResetEverything();\r
 254         }\r
 255         \r
 256         /* Setup both descriptors to transmit the frame. */\r
 257         xTxDescriptors[ 0 ].buf_p = ( char * ) uip_buf;\r
 258         xTxDescriptors[ 0 ].bufsize = uip_len;  \r
 259         xTxDescriptors[ 1 ].buf_p = ( char * ) uip_buf;\r
 260         xTxDescriptors[ 1 ].bufsize = uip_len;\r
 261 \r
 262         /* uip_buf is being sent by the Tx descriptor.  Allocate a new buffer\r
 263         for use by the stack. */\r
 264         uip_buf = prvGetNextBuffer();\r
 265 \r
 266         /* Clear previous settings and go. */\r
 267         xTxDescriptors[0].status &= ~( FP1 | FP0 );\r
 268         xTxDescriptors[0].status |= ( FP1 | FP0 | ACT );\r
 269         xTxDescriptors[1].status &= ~( FP1 | FP0 );\r
 270         xTxDescriptors[1].status |= ( FP1 | FP0 | ACT );\r
 271 \r
 272         EDMAC.EDTRR.LONG = 0x00000001;\r
 273 }\r
 274 /*-----------------------------------------------------------*/\r
 275 \r
 276 unsigned long ulEMACRead( void )\r
 277 {\r
 278 unsigned long ulBytesReceived;\r
 279 \r
 280         ulBytesReceived = prvCheckRxFifoStatus();\r
 281 \r
 282         if( ulBytesReceived > 0 )\r
 283         {\r
 284                 xCurrentRxDesc->status &= ~( FP1 | FP0 );\r
 285                 xCurrentRxDesc->status |= ACT;                  \r
 286 \r
 287                 if( EDMAC.EDRRR.LONG == 0x00000000L )\r
 288                 {\r
 289                         /* Restart Ethernet if it has stopped */\r
 290                         EDMAC.EDRRR.LONG = 0x00000001L;\r
 291                 }\r
 292 \r
 293                 /* Mark the pxDescriptor buffer as free as uip_buf is going to be set to\r
 294                 the buffer that contains the received data. */\r
 295                 prvReturnBuffer( uip_buf );\r
 296                 \r
 297                 uip_buf = ( void * ) xCurrentRxDesc->buf_p;\r
 298 \r
 299                 /* Move onto the next buffer in the ring. */\r
 300                 xCurrentRxDesc = xCurrentRxDesc->next;\r
 301         }\r
 302 \r
 303         return ulBytesReceived;\r
 304 }\r
 305 /*-----------------------------------------------------------*/\r
 306 \r
 307 long lEMACWaitForLink( void )\r
 308 {\r
 309 long lReturn;\r
 310 \r
 311         /* Set the link status. */\r
 312         switch( phyStatus() )\r
 313         {\r
 314                 /* Half duplex link */\r
 315                 case PHY_LINK_100H:\r
 316                 case PHY_LINK_10H:\r
 317                                                                 EtherC.ECMR.BIT.DM = 0;\r
 318                                                                 lReturn = pdPASS;\r
 319                                                                 break;\r
 320 \r
 321                 /* Full duplex link */\r
 322                 case PHY_LINK_100F:\r
 323                 case PHY_LINK_10F:\r
 324                                                                 EtherC.ECMR.BIT.DM = 1;\r
 325                                                                 lReturn = pdPASS;\r
 326                                                                 break;\r
 327 \r
 328                 default:\r
 329                                                                 lReturn = pdFAIL;\r
 330                                                                 break;\r
 331         }\r
 332 \r
 333         if( lReturn == pdPASS )\r
 334         {\r
 335                 /* Enable receive and transmit. */\r
 336                 EtherC.ECMR.BIT.RE = 1;\r
 337                 EtherC.ECMR.BIT.TE = 1;\r
 338 \r
 339                 /* Enable EDMAC receive */\r
 340                 EDMAC.EDRRR.LONG = 0x1;\r
 341         }\r
 342         \r
 343         return lReturn;\r
 344 }\r
 345 /*-----------------------------------------------------------*/\r
 346 \r
 347 static void prvInitialiseDescriptors( void )\r
 348 {\r
 349 ethfifo *pxDescriptor;\r
 350 long x;\r
 351 \r
 352         for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 353         {\r
 354                 /* Ensure none of the buffers are shown as in use at the start. */\r
 355                 ucBufferInUse[ x ] = pdFALSE;\r
 356         }\r
 357 \r
 358         /* Initialise the Rx descriptors. */\r
 359         for( x = 0; x < emacNUM_RX_DESCRIPTORS; x++ )\r
 360         {\r
 361                 pxDescriptor = &( xRxDescriptors[ x ] );\r
 362                 pxDescriptor->buf_p = &( xEthernetBuffers[ x ][ 0 ] );\r
 363 \r
 364                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 365                 pxDescriptor->size = 0;\r
 366                 pxDescriptor->status = ACT;\r
 367                 pxDescriptor->next = &xRxDescriptors[ x + 1 ];  \r
 368                 \r
 369                 /* Mark this buffer as in use. */\r
 370                 ucBufferInUse[ x ] = pdTRUE;\r
 371         }\r
 372 \r
 373         /* The last descriptor points back to the start. */\r
 374         pxDescriptor->status |= DL;\r
 375         pxDescriptor->next = &xRxDescriptors[ 0 ];\r
 376         \r
 377         /* Initialise the Tx descriptors. */\r
 378         for( x = 0; x < emacNUM_TX_BUFFERS; x++ )\r
 379         {\r
 380                 pxDescriptor = &( xTxDescriptors[ x ] );\r
 381                 \r
 382                 /* A buffer is not allocated to the Tx descriptor until a send is\r
 383                 actually required. */\r
 384                 pxDescriptor->buf_p = NULL;\r
 385 \r
 386                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 387                 pxDescriptor->size = 0;\r
 388                 pxDescriptor->status = 0;\r
 389                 pxDescriptor->next = &xTxDescriptors[ x + 1 ];  \r
 390         }\r
 391 \r
 392         /* The last descriptor points back to the start. */\r
 393         pxDescriptor->status |= DL;\r
 394         pxDescriptor->next = &( xTxDescriptors[ 0 ] );\r
 395         \r
 396         /* Use the first Rx descriptor to start with. */\r
 397         xCurrentRxDesc = &( xRxDescriptors[ 0 ] );\r
 398 }\r
 399 /*-----------------------------------------------------------*/\r
 400 \r
 401 static unsigned char *prvGetNextBuffer( void )\r
 402 {\r
 403 long x;\r
 404 unsigned char *pucReturn = NULL;\r
 405 unsigned long ulAttempts = 0;\r
 406 \r
 407         while( pucReturn == NULL )\r
 408         {\r
 409                 /* Look through the buffers to find one that is not in use by\r
 410                 anything else. */\r
 411                 for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 412                 {\r
 413                         if( ucBufferInUse[ x ] == pdFALSE )\r
 414                         {\r
 415                                 ucBufferInUse[ x ] = pdTRUE;\r
 416                                 pucReturn = ( unsigned char * ) &( xEthernetBuffers[ x ][ 0 ] );\r
 417                                 break;\r
 418                         }\r
 419                 }\r
 420 \r
 421                 /* Was a buffer found? */\r
 422                 if( pucReturn == NULL )\r
 423                 {\r
 424                         ulAttempts++;\r
 425 \r
 426                         if( ulAttempts >= emacBUFFER_WAIT_ATTEMPTS )\r
 427                         {\r
 428                                 break;\r
 429                         }\r
 430 \r
 431                         /* Wait then look again. */\r
 432                         vTaskDelay( emacBUFFER_WAIT_DELAY_ms );\r
 433                 }\r
 434         }\r
 435 \r
 436         return pucReturn;\r
 437 }\r
 438 /*-----------------------------------------------------------*/\r
 439 \r
 440 static void prvReturnBuffer( unsigned char *pucBuffer )\r
 441 {\r
 442 unsigned long ul;\r
 443 \r
 444         /* Return a buffer to the pool of free buffers. */\r
 445         for( ul = 0; ul < emacNUM_BUFFERS; ul++ )\r
 446         {\r
 447                 if( &( xEthernetBuffers[ ul ][ 0 ] ) == ( void * ) pucBuffer )\r
 448                 {\r
 449                         ucBufferInUse[ ul ] = pdFALSE;\r
 450                         break;\r
 451                 }\r
 452         }\r
 453 }\r
 454 /*-----------------------------------------------------------*/\r
 455 \r
 456 static void prvResetEverything( void )\r
 457 {\r
 458         /* Temporary code just to see if this gets called.  This function has not\r
 459         been implemented. */\r
 460         portDISABLE_INTERRUPTS();\r
 461         for( ;; );\r
 462 }\r
 463 /*-----------------------------------------------------------*/\r
 464 \r
 465 static unsigned long prvCheckRxFifoStatus( void )\r
 466 {\r
 467 unsigned long ulReturn = 0;\r
 468 \r
 469         if( ( xCurrentRxDesc->status & ACT ) != 0 )\r
 470         {\r
 471                 /* Current descriptor is still active. */\r
 472         }\r
 473         else if( ( xCurrentRxDesc->status & FE ) != 0 )\r
 474         {\r
 475                 /* Frame error.  Clear the error. */\r
 476                 xCurrentRxDesc->status &= ~( FP1 | FP0 | FE );\r
 477                 xCurrentRxDesc->status &= ~( RMAF | RRF | RTLF | RTSF | PRE | CERF );\r
 478                 xCurrentRxDesc->status |= ACT;\r
 479                 xCurrentRxDesc = xCurrentRxDesc->next;\r
 480 \r
 481                 if( EDMAC.EDRRR.LONG == 0x00000000UL )\r
 482                 {\r
 483                         /* Restart Ethernet if it has stopped. */\r
 484                         EDMAC.EDRRR.LONG = 0x00000001UL;\r
 485                 }       \r
 486         }\r
 487         else\r
 488         {\r
 489                 /* The descriptor contains a frame.  Because of the size of the buffers\r
 490                 the frame should always be complete. */\r
 491                 if( (xCurrentRxDesc->status & FP0) == FP0 )\r
 492                 {\r
 493                         ulReturn = xCurrentRxDesc->size;\r
 494                 }\r
 495                 else\r
 496                 {\r
 497                         /* Do not expect to get here. */\r
 498                         prvResetEverything();\r
 499                 }\r
 500         }\r
 501         \r
 502         return ulReturn;\r
 503 }\r
 504 /*-----------------------------------------------------------*/\r
 505 \r
 506 static void prvSetupPortPinsAndReset( void )\r
 507 {\r
 508         /* Initialisation code taken from Renesas example project. */\r
 509         \r
 510         PFC.PACRL4.BIT.PA12MD = 0x7;            /* Set TX_CLK input      (EtherC) */\r
 511         PFC.PACRL3.BIT.PA11MD = 0x7;            /* Set TX_EN output      (EtherC) */\r
 512         PFC.PACRL3.BIT.PA10MD = 0x7;            /* Set MII_TXD0 output   (EtherC) */\r
 513         PFC.PACRL3.BIT.PA9MD  = 0x7;            /* Set MII_TXD1 output   (EtherC) */\r
 514         PFC.PACRL3.BIT.PA8MD  = 0x7;            /* Set MII_TXD2 output   (EtherC) */\r
 515         PFC.PACRL2.BIT.PA7MD  = 0x7;            /* Set MII_TXD3 output   (EtherC) */\r
 516         PFC.PACRL2.BIT.PA6MD  = 0x7;            /* Set TX_ER output      (EtherC) */\r
 517         PFC.PDCRH4.BIT.PD31MD = 0x7;            /* Set RX_DV input       (EtherC) */\r
 518         PFC.PDCRH4.BIT.PD30MD = 0x7;            /* Set RX_ER input       (EtherC) */\r
 519         PFC.PDCRH4.BIT.PD29MD = 0x7;            /* Set MII_RXD3 input    (EtherC) */\r
 520         PFC.PDCRH4.BIT.PD28MD = 0x7;            /* Set MII_RXD2 input    (EtherC) */\r
 521         PFC.PDCRH3.BIT.PD27MD = 0x7;            /* Set MII_RXD1 input    (EtherC) */\r
 522         PFC.PDCRH3.BIT.PD26MD = 0x7;            /* Set MII_RXD0 input    (EtherC) */\r
 523         PFC.PDCRH3.BIT.PD25MD = 0x7;            /* Set RX_CLK input      (EtherC) */\r
 524         PFC.PDCRH3.BIT.PD24MD = 0x7;            /* Set CRS input         (EtherC) */\r
 525         PFC.PDCRH2.BIT.PD23MD = 0x7;            /* Set COL input         (EtherC) */\r
 526         PFC.PDCRH2.BIT.PD22MD = 0x7;            /* Set WOL output        (EtherC) */\r
 527         PFC.PDCRH2.BIT.PD21MD = 0x7;            /* Set EXOUT output      (EtherC) */\r
 528         PFC.PDCRH2.BIT.PD20MD = 0x7;            /* Set MDC output        (EtherC) */\r
 529         PFC.PDCRH1.BIT.PD19MD = 0x7;            /* Set LINKSTA input     (EtherC) */\r
 530         PFC.PDCRH1.BIT.PD18MD = 0x7;            /* Set MDIO input/output (EtherC) */\r
 531         \r
 532         STB.CR4.BIT._ETHER = 0x0;       \r
 533         EDMAC.EDMR.BIT.SWR = 1; \r
 534         \r
 535         /* Crude wait for reset to complete. */\r
 536         vTaskDelay( 500 / portTICK_PERIOD_MS ); \r
 537 }\r
 538 /*-----------------------------------------------------------*/\r
 539 \r
 540 static void prvConfigureEtherCAndEDMAC( void )\r
 541 {\r
 542         /* Initialisation code taken from Renesas example project. */\r
 543         \r
 544         /* TODO:    Check   bit 5   */\r
 545         EtherC.ECSR.LONG = 0x00000037;                          /* Clear all EtherC statuS BFR, PSRTO, LCHNG, MPD, ICD */\r
 546 \r
 547         /* TODO:    Check   bit 5   */\r
 548         EtherC.ECSIPR.LONG = 0x00000020;                        /* Disable EtherC status change interrupt */\r
 549         EtherC.RFLR.LONG = 1518;                                        /* Ether payload is 1500+ CRC */\r
 550         EtherC.IPGR.LONG = 0x00000014;                          /* Intergap is 96-bit time */\r
 551 \r
 552         /* EDMAC */\r
 553         EDMAC.EESR.LONG = 0x47FF0F9F;                           /* Clear all EtherC and EDMAC status bits */\r
 554         EDMAC.RDLAR = ( void * ) xCurrentRxDesc;        /* Initialaize Rx Descriptor List Address */\r
 555         EDMAC.TDLAR = &( xTxDescriptors[ 0 ] );         /* Initialaize Tx Descriptor List Address */\r
 556         EDMAC.TRSCER.LONG = 0x00000000;                         /* Copy-back status is RFE & TFE only   */\r
 557         EDMAC.TFTR.LONG = 0x00000000;                           /* Threshold of Tx_FIFO */\r
 558         EDMAC.FDR.LONG = 0x00000000;                            /* Transmit fifo & receive fifo is 256 bytes */\r
 559         EDMAC.RMCR.LONG = 0x00000003;                           /* Receive function is normal mode(continued) */\r
 560 \r
 561         /* Set the EDMAC interrupt priority - the interrupt priority must be\r
 562         configKERNEL_INTERRUPT_PRIORITY no matter which peripheral is used to \r
 563         generate the tick interrupt. */\r
 564         INTC.IPR19.BIT._EDMAC = portKERNEL_INTERRUPT_PRIORITY;\r
 565         EDMAC.EESIPR.LONG = emacTX_END_INTERRUPT | emacRX_END_INTERRUPT;        /* Enable Rx and Tx end interrupts. */\r
 566 \r
 567         /* Clear the interrupt flag. */\r
 568         CMT0.CMCSR.BIT.CMF = 0;\r
 569 }\r
 570 /*-----------------------------------------------------------*/\r
 571 \r
 572 void vEMAC_ISR_Handler( void )\r
 573 {\r
 574 unsigned long ul = EDMAC.EESR.LONG;\r
 575 long lHigherPriorityTaskWoken = pdFALSE;\r
 576 extern SemaphoreHandle_t xEMACSemaphore;\r
 577 static long ulTxEndInts = 0;\r
 578 \r
 579         /* Has a Tx end occurred? */\r
 580         if( ul & emacTX_END_INTERRUPT )\r
 581         {\r
 582                 ++ulTxEndInts;\r
 583                 if( ulTxEndInts >= 2 )\r
 584                 {\r
 585                         /* Only return the buffer to the pool once both Txes have completed. */\r
 586                         prvReturnBuffer( ( void * ) xTxDescriptors[ 0 ].buf_p );\r
 587                         ulTxEndInts = 0;\r
 588                 }\r
 589                 EDMAC.EESR.LONG = emacTX_END_INTERRUPT;\r
 590         }\r
 591 \r
 592         /* Has an Rx end occurred? */\r
 593         if( ul & emacRX_END_INTERRUPT )\r
 594         {\r
 595                 /* Make sure the Ethernet task is not blocked waiting for a packet. */\r
 596                 xSemaphoreGiveFromISR( xEMACSemaphore, &lHigherPriorityTaskWoken );\r
 597                 portYIELD_FROM_ISR( lHigherPriorityTaskWoken );\r
 598                 EDMAC.EESR.LONG = emacRX_END_INTERRUPT;\r
 599         }\r
 600 }\r