git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/SuperH_SH7216_Renesas/RTOSDemo/webserver/EMAC.c

   1 /*\r
   2     FreeRTOS V8.0.0:rc1 - Copyright (C) 2014 Real Time Engineers Ltd. \r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  28     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  29     >>! the source code for proprietary components outside of the FreeRTOS\r
  30     >>! kernel.\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Hardware specific includes. */\r
  67 #include "iodefine.h"\r
  68 #include "typedefine.h"\r
  69 #include "hwEthernet.h"\r
  70 #include "hwEthernetPhy.h"\r
  71 \r
  72 /* FreeRTOS includes. */\r
  73 #include "FreeRTOS.h"\r
  74 #include "task.h"\r
  75 #include "semphr.h"\r
  76 \r
  77 /* uIP includes. */\r
  78 #include "net/uip.h"\r
  79 \r
  80 /* The time to wait between attempts to obtain a free buffer. */\r
  81 #define emacBUFFER_WAIT_DELAY_ms                ( 3 / portTICK_PERIOD_MS )\r
  82 \r
  83 /* The number of times emacBUFFER_WAIT_DELAY_ms should be waited before giving\r
  84 up on attempting to obtain a free buffer all together. */\r
  85 #define emacBUFFER_WAIT_ATTEMPTS        ( 30 )\r
  86 \r
  87 /* The number of Rx descriptors. */\r
  88 #define emacNUM_RX_DESCRIPTORS  3\r
  89 \r
  90 /* The number of Tx descriptors.  When using uIP there is not point in having\r
  91 more than two. */\r
  92 #define emacNUM_TX_BUFFERS      2\r
  93 \r
  94 /* The total number of EMAC buffers to allocate. */\r
  95 #define emacNUM_BUFFERS         ( emacNUM_RX_DESCRIPTORS + emacNUM_TX_BUFFERS )\r
  96 \r
  97 /* The time to wait for the Tx descriptor to become free. */\r
  98 #define emacTX_WAIT_DELAY_ms ( 10 / portTICK_PERIOD_MS )\r
  99 \r
 100 /* The total number of times to wait emacTX_WAIT_DELAY_ms for the Tx descriptor to\r
 101 become free. */\r
 102 #define emacTX_WAIT_ATTEMPTS ( 5 )\r
 103 \r
 104 /* Only Rx end and Tx end interrupts are used by this driver. */\r
 105 #define emacTX_END_INTERRUPT    ( 1UL << 21UL )\r
 106 #define emacRX_END_INTERRUPT    ( 1UL << 18UL )\r
 107 \r
 108 /*-----------------------------------------------------------*/\r
 109 \r
 110 /* The buffers and descriptors themselves. */\r
 111 #pragma section RX_DESCR\r
 112         ethfifo xRxDescriptors[ emacNUM_RX_DESCRIPTORS ];\r
 113 #pragma section TX_DESCR\r
 114         ethfifo xTxDescriptors[ emacNUM_TX_BUFFERS ];\r
 115 #pragma section _ETHERNET_BUFFERS\r
 116         char xEthernetBuffers[ emacNUM_BUFFERS ][ UIP_BUFSIZE ];\r
 117 #pragma section\r
 118 \r
 119 /* Used to indicate which buffers are free and which are in use.  If an index\r
 120 contains 0 then the corresponding buffer in xEthernetBuffers is free, otherwise \r
 121 the buffer is in use or about to be used. */\r
 122 static unsigned char ucBufferInUse[ emacNUM_BUFFERS ];\r
 123 \r
 124 /*-----------------------------------------------------------*/\r
 125 \r
 126 /*\r
 127  * Initialise both the Rx and Tx descriptors.\r
 128  */\r
 129 static void prvInitialiseDescriptors( void );\r
 130 \r
 131 /*\r
 132  * Return a pointer to a free buffer within xEthernetBuffers.\r
 133  */\r
 134 static unsigned char *prvGetNextBuffer( void );\r
 135 \r
 136 /*\r
 137  * Return a buffer to the list of free buffers.\r
 138  */\r
 139 static void prvReturnBuffer( unsigned char *pucBuffer );\r
 140 \r
 141 /*\r
 142  * Examine the status of the next Rx FIFO to see if it contains new data.\r
 143  */\r
 144 static unsigned long prvCheckRxFifoStatus( void );\r
 145 \r
 146 /*\r
 147  * Setup the microcontroller for communication with the PHY.\r
 148  */\r
 149 static void prvSetupPortPinsAndReset( void );\r
 150 \r
 151 /*\r
 152  * Configure the Ethernet interface peripherals.\r
 153  */\r
 154 static void prvConfigureEtherCAndEDMAC( void );\r
 155 \r
 156 /*\r
 157  * Something has gone wrong with the descriptor usage.  Reset all the buffers\r
 158  * and descriptors.\r
 159  */\r
 160 static void prvResetEverything( void );\r
 161 \r
 162 /*-----------------------------------------------------------*/\r
 163 \r
 164 /* Points to the Rx descriptor currently in use. */\r
 165 static ethfifo *xCurrentRxDesc = NULL;\r
 166 \r
 167 /* The buffer used by the uIP stack to both receive and send.  This points to\r
 168 one of the Ethernet buffers when its actually in use. */\r
 169 unsigned char *uip_buf = NULL;\r
 170 \r
 171 /*-----------------------------------------------------------*/\r
 172 \r
 173 void vInitEmac( void )\r
 174 {\r
 175         /* Setup the SH hardware for MII communications. */\r
 176         prvSetupPortPinsAndReset();\r
 177         \r
 178         /* Set the Rx and Tx descriptors into their initial state. */\r
 179         prvInitialiseDescriptors();\r
 180 \r
 181         /* Set the MAC address into the ETHERC */\r
 182         EtherC.MAHR =   ( ( unsigned long ) configMAC_ADDR0 << 24UL ) | \r
 183                                         ( ( unsigned long ) configMAC_ADDR1 << 16UL ) | \r
 184                                         ( ( unsigned long ) configMAC_ADDR2 << 8UL ) | \r
 185                                         ( unsigned long ) configMAC_ADDR3;\r
 186                                         \r
 187         EtherC.MALR.BIT.MA = ( ( unsigned long ) configMAC_ADDR4 << 8UL ) |\r
 188                                                  ( unsigned long ) configMAC_ADDR5;\r
 189 \r
 190         /* Perform rest of interface hardware configuration. */\r
 191         prvConfigureEtherCAndEDMAC();\r
 192         \r
 193         /* Nothing received yet, so uip_buf points nowhere. */\r
 194         uip_buf = NULL;\r
 195 \r
 196         /* Initialize the PHY */\r
 197         phyReset();\r
 198 }\r
 199 /*-----------------------------------------------------------*/\r
 200 \r
 201 void vEMACWrite( void )\r
 202 {\r
 203 long x;\r
 204 \r
 205         /* Wait until the second transmission of the last packet has completed. */\r
 206         for( x = 0; x < emacTX_WAIT_ATTEMPTS; x++ )\r
 207         {\r
 208                 if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 209                 {\r
 210                         /* Descriptor is still active. */\r
 211                         vTaskDelay( emacTX_WAIT_DELAY_ms );\r
 212                 }\r
 213                 else\r
 214                 {\r
 215                         break;\r
 216                 }\r
 217         }\r
 218         \r
 219         /* Is the descriptor free after waiting for it? */\r
 220         if( ( xTxDescriptors[ 1 ].status & ACT ) != 0 )\r
 221         {\r
 222                 /* Something has gone wrong. */\r
 223                 prvResetEverything();\r
 224         }\r
 225         \r
 226         /* Setup both descriptors to transmit the frame. */\r
 227         xTxDescriptors[ 0 ].buf_p = ( char * ) uip_buf;\r
 228         xTxDescriptors[ 0 ].bufsize = uip_len;  \r
 229         xTxDescriptors[ 1 ].buf_p = ( char * ) uip_buf;\r
 230         xTxDescriptors[ 1 ].bufsize = uip_len;\r
 231 \r
 232         /* uip_buf is being sent by the Tx descriptor.  Allocate a new buffer\r
 233         for use by the stack. */\r
 234         uip_buf = prvGetNextBuffer();\r
 235 \r
 236         /* Clear previous settings and go. */\r
 237         xTxDescriptors[0].status &= ~( FP1 | FP0 );\r
 238         xTxDescriptors[0].status |= ( FP1 | FP0 | ACT );\r
 239         xTxDescriptors[1].status &= ~( FP1 | FP0 );\r
 240         xTxDescriptors[1].status |= ( FP1 | FP0 | ACT );\r
 241 \r
 242         EDMAC.EDTRR.LONG = 0x00000001;\r
 243 }\r
 244 /*-----------------------------------------------------------*/\r
 245 \r
 246 unsigned long ulEMACRead( void )\r
 247 {\r
 248 unsigned long ulBytesReceived;\r
 249 \r
 250         ulBytesReceived = prvCheckRxFifoStatus();\r
 251 \r
 252         if( ulBytesReceived > 0 )\r
 253         {\r
 254                 xCurrentRxDesc->status &= ~( FP1 | FP0 );\r
 255                 xCurrentRxDesc->status |= ACT;                  \r
 256 \r
 257                 if( EDMAC.EDRRR.LONG == 0x00000000L )\r
 258                 {\r
 259                         /* Restart Ethernet if it has stopped */\r
 260                         EDMAC.EDRRR.LONG = 0x00000001L;\r
 261                 }\r
 262 \r
 263                 /* Mark the pxDescriptor buffer as free as uip_buf is going to be set to\r
 264                 the buffer that contains the received data. */\r
 265                 prvReturnBuffer( uip_buf );\r
 266                 \r
 267                 uip_buf = ( void * ) xCurrentRxDesc->buf_p;\r
 268 \r
 269                 /* Move onto the next buffer in the ring. */\r
 270                 xCurrentRxDesc = xCurrentRxDesc->next;\r
 271         }\r
 272 \r
 273         return ulBytesReceived;\r
 274 }\r
 275 /*-----------------------------------------------------------*/\r
 276 \r
 277 long lEMACWaitForLink( void )\r
 278 {\r
 279 long lReturn;\r
 280 \r
 281         /* Set the link status. */\r
 282         switch( phyStatus() )\r
 283         {\r
 284                 /* Half duplex link */\r
 285                 case PHY_LINK_100H:\r
 286                 case PHY_LINK_10H:\r
 287                                                                 EtherC.ECMR.BIT.DM = 0;\r
 288                                                                 lReturn = pdPASS;\r
 289                                                                 break;\r
 290 \r
 291                 /* Full duplex link */\r
 292                 case PHY_LINK_100F:\r
 293                 case PHY_LINK_10F:\r
 294                                                                 EtherC.ECMR.BIT.DM = 1;\r
 295                                                                 lReturn = pdPASS;\r
 296                                                                 break;\r
 297 \r
 298                 default:\r
 299                                                                 lReturn = pdFAIL;\r
 300                                                                 break;\r
 301         }\r
 302 \r
 303         if( lReturn == pdPASS )\r
 304         {\r
 305                 /* Enable receive and transmit. */\r
 306                 EtherC.ECMR.BIT.RE = 1;\r
 307                 EtherC.ECMR.BIT.TE = 1;\r
 308 \r
 309                 /* Enable EDMAC receive */\r
 310                 EDMAC.EDRRR.LONG = 0x1;\r
 311         }\r
 312         \r
 313         return lReturn;\r
 314 }\r
 315 /*-----------------------------------------------------------*/\r
 316 \r
 317 static void prvInitialiseDescriptors( void )\r
 318 {\r
 319 ethfifo *pxDescriptor;\r
 320 long x;\r
 321 \r
 322         for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 323         {\r
 324                 /* Ensure none of the buffers are shown as in use at the start. */\r
 325                 ucBufferInUse[ x ] = pdFALSE;\r
 326         }\r
 327 \r
 328         /* Initialise the Rx descriptors. */\r
 329         for( x = 0; x < emacNUM_RX_DESCRIPTORS; x++ )\r
 330         {\r
 331                 pxDescriptor = &( xRxDescriptors[ x ] );\r
 332                 pxDescriptor->buf_p = &( xEthernetBuffers[ x ][ 0 ] );\r
 333 \r
 334                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 335                 pxDescriptor->size = 0;\r
 336                 pxDescriptor->status = ACT;\r
 337                 pxDescriptor->next = &xRxDescriptors[ x + 1 ];  \r
 338                 \r
 339                 /* Mark this buffer as in use. */\r
 340                 ucBufferInUse[ x ] = pdTRUE;\r
 341         }\r
 342 \r
 343         /* The last descriptor points back to the start. */\r
 344         pxDescriptor->status |= DL;\r
 345         pxDescriptor->next = &xRxDescriptors[ 0 ];\r
 346         \r
 347         /* Initialise the Tx descriptors. */\r
 348         for( x = 0; x < emacNUM_TX_BUFFERS; x++ )\r
 349         {\r
 350                 pxDescriptor = &( xTxDescriptors[ x ] );\r
 351                 \r
 352                 /* A buffer is not allocated to the Tx descriptor until a send is\r
 353                 actually required. */\r
 354                 pxDescriptor->buf_p = NULL;\r
 355 \r
 356                 pxDescriptor->bufsize = UIP_BUFSIZE;\r
 357                 pxDescriptor->size = 0;\r
 358                 pxDescriptor->status = 0;\r
 359                 pxDescriptor->next = &xTxDescriptors[ x + 1 ];  \r
 360         }\r
 361 \r
 362         /* The last descriptor points back to the start. */\r
 363         pxDescriptor->status |= DL;\r
 364         pxDescriptor->next = &( xTxDescriptors[ 0 ] );\r
 365         \r
 366         /* Use the first Rx descriptor to start with. */\r
 367         xCurrentRxDesc = &( xRxDescriptors[ 0 ] );\r
 368 }\r
 369 /*-----------------------------------------------------------*/\r
 370 \r
 371 static unsigned char *prvGetNextBuffer( void )\r
 372 {\r
 373 long x;\r
 374 unsigned char *pucReturn = NULL;\r
 375 unsigned long ulAttempts = 0;\r
 376 \r
 377         while( pucReturn == NULL )\r
 378         {\r
 379                 /* Look through the buffers to find one that is not in use by\r
 380                 anything else. */\r
 381                 for( x = 0; x < emacNUM_BUFFERS; x++ )\r
 382                 {\r
 383                         if( ucBufferInUse[ x ] == pdFALSE )\r
 384                         {\r
 385                                 ucBufferInUse[ x ] = pdTRUE;\r
 386                                 pucReturn = ( unsigned char * ) &( xEthernetBuffers[ x ][ 0 ] );\r
 387                                 break;\r
 388                         }\r
 389                 }\r
 390 \r
 391                 /* Was a buffer found? */\r
 392                 if( pucReturn == NULL )\r
 393                 {\r
 394                         ulAttempts++;\r
 395 \r
 396                         if( ulAttempts >= emacBUFFER_WAIT_ATTEMPTS )\r
 397                         {\r
 398                                 break;\r
 399                         }\r
 400 \r
 401                         /* Wait then look again. */\r
 402                         vTaskDelay( emacBUFFER_WAIT_DELAY_ms );\r
 403                 }\r
 404         }\r
 405 \r
 406         return pucReturn;\r
 407 }\r
 408 /*-----------------------------------------------------------*/\r
 409 \r
 410 static void prvReturnBuffer( unsigned char *pucBuffer )\r
 411 {\r
 412 unsigned long ul;\r
 413 \r
 414         /* Return a buffer to the pool of free buffers. */\r
 415         for( ul = 0; ul < emacNUM_BUFFERS; ul++ )\r
 416         {\r
 417                 if( &( xEthernetBuffers[ ul ][ 0 ] ) == ( void * ) pucBuffer )\r
 418                 {\r
 419                         ucBufferInUse[ ul ] = pdFALSE;\r
 420                         break;\r
 421                 }\r
 422         }\r
 423 }\r
 424 /*-----------------------------------------------------------*/\r
 425 \r
 426 static void prvResetEverything( void )\r
 427 {\r
 428         /* Temporary code just to see if this gets called.  This function has not\r
 429         been implemented. */\r
 430         portDISABLE_INTERRUPTS();\r
 431         for( ;; );\r
 432 }\r
 433 /*-----------------------------------------------------------*/\r
 434 \r
 435 static unsigned long prvCheckRxFifoStatus( void )\r
 436 {\r
 437 unsigned long ulReturn = 0;\r
 438 \r
 439         if( ( xCurrentRxDesc->status & ACT ) != 0 )\r
 440         {\r
 441                 /* Current descriptor is still active. */\r
 442         }\r
 443         else if( ( xCurrentRxDesc->status & FE ) != 0 )\r
 444         {\r
 445                 /* Frame error.  Clear the error. */\r
 446                 xCurrentRxDesc->status &= ~( FP1 | FP0 | FE );\r
 447                 xCurrentRxDesc->status &= ~( RMAF | RRF | RTLF | RTSF | PRE | CERF );\r
 448                 xCurrentRxDesc->status |= ACT;\r
 449                 xCurrentRxDesc = xCurrentRxDesc->next;\r
 450 \r
 451                 if( EDMAC.EDRRR.LONG == 0x00000000UL )\r
 452                 {\r
 453                         /* Restart Ethernet if it has stopped. */\r
 454                         EDMAC.EDRRR.LONG = 0x00000001UL;\r
 455                 }       \r
 456         }\r
 457         else\r
 458         {\r
 459                 /* The descriptor contains a frame.  Because of the size of the buffers\r
 460                 the frame should always be complete. */\r
 461                 if( (xCurrentRxDesc->status & FP0) == FP0 )\r
 462                 {\r
 463                         ulReturn = xCurrentRxDesc->size;\r
 464                 }\r
 465                 else\r
 466                 {\r
 467                         /* Do not expect to get here. */\r
 468                         prvResetEverything();\r
 469                 }\r
 470         }\r
 471         \r
 472         return ulReturn;\r
 473 }\r
 474 /*-----------------------------------------------------------*/\r
 475 \r
 476 static void prvSetupPortPinsAndReset( void )\r
 477 {\r
 478         /* Initialisation code taken from Renesas example project. */\r
 479         \r
 480         PFC.PACRL4.BIT.PA12MD = 0x7;            /* Set TX_CLK input      (EtherC) */\r
 481         PFC.PACRL3.BIT.PA11MD = 0x7;            /* Set TX_EN output      (EtherC) */\r
 482         PFC.PACRL3.BIT.PA10MD = 0x7;            /* Set MII_TXD0 output   (EtherC) */\r
 483         PFC.PACRL3.BIT.PA9MD  = 0x7;            /* Set MII_TXD1 output   (EtherC) */\r
 484         PFC.PACRL3.BIT.PA8MD  = 0x7;            /* Set MII_TXD2 output   (EtherC) */\r
 485         PFC.PACRL2.BIT.PA7MD  = 0x7;            /* Set MII_TXD3 output   (EtherC) */\r
 486         PFC.PACRL2.BIT.PA6MD  = 0x7;            /* Set TX_ER output      (EtherC) */\r
 487         PFC.PDCRH4.BIT.PD31MD = 0x7;            /* Set RX_DV input       (EtherC) */\r
 488         PFC.PDCRH4.BIT.PD30MD = 0x7;            /* Set RX_ER input       (EtherC) */\r
 489         PFC.PDCRH4.BIT.PD29MD = 0x7;            /* Set MII_RXD3 input    (EtherC) */\r
 490         PFC.PDCRH4.BIT.PD28MD = 0x7;            /* Set MII_RXD2 input    (EtherC) */\r
 491         PFC.PDCRH3.BIT.PD27MD = 0x7;            /* Set MII_RXD1 input    (EtherC) */\r
 492         PFC.PDCRH3.BIT.PD26MD = 0x7;            /* Set MII_RXD0 input    (EtherC) */\r
 493         PFC.PDCRH3.BIT.PD25MD = 0x7;            /* Set RX_CLK input      (EtherC) */\r
 494         PFC.PDCRH3.BIT.PD24MD = 0x7;            /* Set CRS input         (EtherC) */\r
 495         PFC.PDCRH2.BIT.PD23MD = 0x7;            /* Set COL input         (EtherC) */\r
 496         PFC.PDCRH2.BIT.PD22MD = 0x7;            /* Set WOL output        (EtherC) */\r
 497         PFC.PDCRH2.BIT.PD21MD = 0x7;            /* Set EXOUT output      (EtherC) */\r
 498         PFC.PDCRH2.BIT.PD20MD = 0x7;            /* Set MDC output        (EtherC) */\r
 499         PFC.PDCRH1.BIT.PD19MD = 0x7;            /* Set LINKSTA input     (EtherC) */\r
 500         PFC.PDCRH1.BIT.PD18MD = 0x7;            /* Set MDIO input/output (EtherC) */\r
 501         \r
 502         STB.CR4.BIT._ETHER = 0x0;       \r
 503         EDMAC.EDMR.BIT.SWR = 1; \r
 504         \r
 505         /* Crude wait for reset to complete. */\r
 506         vTaskDelay( 500 / portTICK_PERIOD_MS ); \r
 507 }\r
 508 /*-----------------------------------------------------------*/\r
 509 \r
 510 static void prvConfigureEtherCAndEDMAC( void )\r
 511 {\r
 512         /* Initialisation code taken from Renesas example project. */\r
 513         \r
 514         /* TODO:    Check   bit 5   */\r
 515         EtherC.ECSR.LONG = 0x00000037;                          /* Clear all EtherC statuS BFR, PSRTO, LCHNG, MPD, ICD */\r
 516 \r
 517         /* TODO:    Check   bit 5   */\r
 518         EtherC.ECSIPR.LONG = 0x00000020;                        /* Disable EtherC status change interrupt */\r
 519         EtherC.RFLR.LONG = 1518;                                        /* Ether payload is 1500+ CRC */\r
 520         EtherC.IPGR.LONG = 0x00000014;                          /* Intergap is 96-bit time */\r
 521 \r
 522         /* EDMAC */\r
 523         EDMAC.EESR.LONG = 0x47FF0F9F;                           /* Clear all EtherC and EDMAC status bits */\r
 524         EDMAC.RDLAR = ( void * ) xCurrentRxDesc;        /* Initialaize Rx Descriptor List Address */\r
 525         EDMAC.TDLAR = &( xTxDescriptors[ 0 ] );         /* Initialaize Tx Descriptor List Address */\r
 526         EDMAC.TRSCER.LONG = 0x00000000;                         /* Copy-back status is RFE & TFE only   */\r
 527         EDMAC.TFTR.LONG = 0x00000000;                           /* Threshold of Tx_FIFO */\r
 528         EDMAC.FDR.LONG = 0x00000000;                            /* Transmit fifo & receive fifo is 256 bytes */\r
 529         EDMAC.RMCR.LONG = 0x00000003;                           /* Receive function is normal mode(continued) */\r
 530 \r
 531         /* Set the EDMAC interrupt priority - the interrupt priority must be\r
 532         configKERNEL_INTERRUPT_PRIORITY no matter which peripheral is used to \r
 533         generate the tick interrupt. */\r
 534         INTC.IPR19.BIT._EDMAC = portKERNEL_INTERRUPT_PRIORITY;\r
 535         EDMAC.EESIPR.LONG = emacTX_END_INTERRUPT | emacRX_END_INTERRUPT;        /* Enable Rx and Tx end interrupts. */\r
 536 \r
 537         /* Clear the interrupt flag. */\r
 538         CMT0.CMCSR.BIT.CMF = 0;\r
 539 }\r
 540 /*-----------------------------------------------------------*/\r
 541 \r
 542 void vEMAC_ISR_Handler( void )\r
 543 {\r
 544 unsigned long ul = EDMAC.EESR.LONG;\r
 545 long lHigherPriorityTaskWoken = pdFALSE;\r
 546 extern SemaphoreHandle_t xEMACSemaphore;\r
 547 static long ulTxEndInts = 0;\r
 548 \r
 549         /* Has a Tx end occurred? */\r
 550         if( ul & emacTX_END_INTERRUPT )\r
 551         {\r
 552                 ++ulTxEndInts;\r
 553                 if( ulTxEndInts >= 2 )\r
 554                 {\r
 555                         /* Only return the buffer to the pool once both Txes have completed. */\r
 556                         prvReturnBuffer( ( void * ) xTxDescriptors[ 0 ].buf_p );\r
 557                         ulTxEndInts = 0;\r
 558                 }\r
 559                 EDMAC.EESR.LONG = emacTX_END_INTERRUPT;\r
 560         }\r
 561 \r
 562         /* Has an Rx end occurred? */\r
 563         if( ul & emacRX_END_INTERRUPT )\r
 564         {\r
 565                 /* Make sure the Ethernet task is not blocked waiting for a packet. */\r
 566                 xSemaphoreGiveFromISR( xEMACSemaphore, &lHigherPriorityTaskWoken );\r
 567                 portYIELD_FROM_ISR( lHigherPriorityTaskWoken );\r
 568                 EDMAC.EESR.LONG = emacRX_END_INTERRUPT;\r
 569         }\r
 570 }\r