git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/WizNET_DEMO_TERN_186/tern_code/i2chip_hw.c

   1 /*\r
   2 ********************************************************************************\r
   3 * TERN, Inc.\r
   4 * (c) Copyright 2005, http://www.tern.com\r
   5 *\r
   6 * - Created to support i2chip module on a variety of TERN hardware platforms.\r
   7 ********************************************************************************\r
   8 */\r
   9 \r
  10 #include <embedded.h>\r
  11 #include "i2chip_hw.h"\r
  12 \r
  13 #ifdef I2CHIP_MMC\r
  14 #include "mmc.h"\r
  15 #endif\r
  16 \r
  17 void i2chip_init(void)\r
  18 {\r
  19 \r
  20 #ifdef TERN_586\r
  21 /*\r
  22         poke(MMCR,_BOOTCSCTL_,peek(MMCR,_BOOTCSCTL_)&0xffc9);   // ROM 1 wait\r
  23         poke(MMCR,_ROMCS2CTL_,peek(MMCR,_ROMCS2CTL_)&0xffc8);   // SRAM 0 wait\r
  24 \r
  25         pokeb(MMCR,     _GPCSRT_, 24); // set the GP CS recovery time, 12 works\r
  26         pokeb(MMCR,     _GPCSPW_, 128); // set the GP CS width, 64 works\r
  27         pokeb(MMCR,     _GPCSOFF_, 16); // set the GP CS offset, 8 works\r
  28         pokeb(MMCR,     _GPRDW_, 80); // set the GP RD pulse width, 50 works\r
  29         pokeb(MMCR,     _GPRDOFF_, 30); // set the GP RD offset, 15 works\r
  30         pokeb(MMCR,     _GPWRW_, 80); // set the GP WR pulse width, 50\r
  31         pokeb(MMCR,     _GPWROFF_, 30); // set the GP WR offset, 15\r
  32 */\r
  33 \r
  34 #ifdef TERN_5E\r
  35         pokeb(MMCR,     _GPCSDW_, peekb(MMCR, _GPCSDW_)&0xf7); // set /CS3-/CSM Data Width=8\r
  36         pokeb(MMCR,     _CSPFS_, peekb(MMCR, _CSPFS_)|0x08); // set the GP CS3 PIN Function\r
  37         poke(MMCR,      _PAR15_, 0x2000); // set CS3 I/O region\r
  38         poke(MMCR,      _PAR15_+2, 0x2dff); // set CS3 I/O region, 512 bytes\r
  39 \r
  40         pokeb(MMCR,     _GPCSDW_, peekb(MMCR, _GPCSDW_)&0x7f); // CS7=J4.3 Data Width=8, /CSI\r
  41 //      pokeb(MMCR,     _GPCSDW_, peekb(MMCR, _GPCSDW_)|0x80); // CS7=J4.3 Data Width=16\r
  42         pokeb(MMCR,     _CSPFS_, peekb(MMCR, _CSPFS_)|0x80); // set the GP CS7 PIN Function\r
  43         poke(MMCR,      _PAR7_, 0x4000); // set CS7 I/O region\r
  44         poke(MMCR,      _PAR7_+2, 0x3dff); // set CS7 I/O region, 512 bytes\r
  45 #else\r
  46    // If it's not 5E, then it must be 5P... in which case, we use PCS0 and\r
  47    // PCS1 as the chip-selects.\r
  48         pokeb(MMCR,     _GPCSDW_, peekb(MMCR, _GPCSDW_)&0xfe); // CS0 Data Width=8\r
  49         poke(MMCR, _PIOPFS31_16_, peek(MMCR,_PIOPFS31_16_)|0x0800); // P27=/CS0\r
  50         poke(MMCR,      _PAR13_, 0x1800); // CS0 I/O region\r
  51         poke(MMCR,      _PAR13_+2, 0x21ff); // CS0 I/O RW, 512 bytes, start 0x1800\r
  52 #endif\r
  53 \r
  54 a       HLPRsetvect(0x47, (void far *) spu_m_isr);\r
  55         HLPRsetvect(0x4f, (void far *) spu_1_isr);\r
  56         HLPRsetvect(0x57, (void far *) spu_2_isr);\r
  57 #endif  // 186, or RE\r
  58 \r
  59 #ifdef TERN_186\r
  60    pio_init(18, 0);     //      P18=CTS1 for /PCS2\r
  61 \r
  62 #ifdef TERN_16_BIT\r
  63         outport(0xfff2, 2);     // AUXCON, MCS, Bus 16-bit\r
  64 #endif\r
  65 \r
  66 #ifdef I2CHIP_MCS_DIRECT\r
  67         outport(0xffa0,0xc0bf);                                                      // UMCS, 256K ROM, disable AD15-0\r
  68         outport(0xfff0,inport(0xfff0)|0x4000 );        // SYSCON, MCS0 0x80000-0xbffff\r
  69         outport(0xffa8,0xa0bf );                                                // MPCS, MCS0=P14, 64KB, PCS I/O,\r
  70         outport(0xffa6,0x81ff);                                                      // MMCS, base 0x80000,\r
  71         outport(0xffa2,0x7fbf);                                                 // 512K RAM,\r
  72         outport(0xffa4,0x007d);                                                      // PACS, base 0,\r
  73         \r
  74 #else\r
  75 \r
  76         outport( 0xffa0,0xc0bf); // UMCS, 256K ROM, 3 wait, disable AD15-0\r
  77         outport( 0xfff0,inport(0xfff0)|0x4000 ); // SYSCON, MCS0 0x80000-0xbffff\r
  78 //   outport( 0xffa8,0xa0bc ); // MPCS, MCS0=P14, 64KB, PCS I/O 0 wait\r
  79 //      outport( 0xffa8,0xa0bd ); // MPCS, MCS0=P14, 64KB, PCS I/O 1 wait\r
  80         outport( 0xffa8,0xa0bf ); // MPCS, MCS0=P14, 64KB, PCS I/O 1 wait\r
  81 #endif // I2CHIP_MCS_DIRECT\r
  82 \r
  83 #ifndef TERN_RE   // 80 MHz R- boards can't tolerate zero wait state.\r
  84         outport( 0xffa6,0x81ff ); // MMCS, base 0x80000\r
  85         outport(0xffa2,0x7fbe); // 512K RAM, 0 wait states\r
  86         outport(0xffa4,0x007d); // PACS, base 0, 0 wait\r
  87 #endif\r
  88         pio_init(14,0);                                                                              //  Enable /MCS0\r
  89 \r
  90 #endif // TERN_186\r
  91 \r
  92 \r
  93 #ifdef I2CHIP_WINDOW\r
  94 #ifdef I2CHIP_SHIFTED_ADDRESS\r
  95         pio_init(12, 2); // Configure P12 as A7, an output we'll be using.\r
  96    pio_wr(12, 0);   // Set A7 low, initially.\r
  97 #endif\r
  98         WINDOW_RESTORE_BASE;    // Equivalent to calling mmc_window(7, 0);\r
  99 #endif\r
 100 }\r
 101 \r
 102 #ifdef I2CHIP_WINDOW\r
 103 \r
 104 void i2chip_set_page(u_int page)\r
 105 {\r
 106         u_int new_page = page;\r
 107 \r
 108 #ifdef   I2CHIP_SHIFTED_ADDRESS\r
 109         if (page & 0x01)   // ... we're checking the right-most bit in the page.\r
 110         outport(0xff74, inport(0xff74) | 0x1000 ); // Using P12 as A7...\r
 111    else\r
 112         outport(0xff74, inport(0xff74) & 0xefff );\r
 113 \r
 114    new_page = page >> 1;\r
 115 #endif\r
 116 \r
 117 #ifdef   I2CHIP_MMC\r
 118         mmc_window(7, new_page);   // See mmc.c\r
 119 #endif\r
 120 #ifdef   I2CHIP_P51\r
 121         p51_window(new_page);\r
 122 #endif\r
 123 }\r
 124 \r
 125 static u_int s_addr = 0xffff;\r
 126 u_char far* i2chip_mkptr(u_int addr)\r
 127 {\r
 128         if ((s_addr & 0xff00) == (addr & 0xff00)) // No point... no point...\r
 129                 return MK_FP(WINDOW_BASE_SEGM, addr & 0xff);\r
 130 \r
 131         s_addr = addr ;\r
 132 \r
 133         // So the argument to this function is... what again?\r
 134    // I think it should be the highest 16-bits... or, in other words,\r
 135    // FP_SEG of a huge ptr.\r
 136    // Ok, and the *return* value should be a UINT value for the new\r
 137    // segment address to be used, if it's at all needed.  TODO\r
 138    I2CHIP_SET_PAGE(s_addr >> 8);  // Portable version\r
 139 //      outportb(0x00, addr>>8); // quicker version\r
 140 \r
 141         return MK_FP(WINDOW_BASE_SEGM, addr & 0xff);\r
 142 }\r
 143 \r
 144 void i2chip_set_window(u_int window_addr)\r
 145 {\r
 146         s_addr = window_addr;\r
 147    I2CHIP_SET_PAGE(s_addr >> 8);\r
 148 }\r
 149 \r
 150 // Still inside #define I2CHIP_WINDOW ...\r
 151 \r
 152 u_int i2chip_get_window(void)\r
 153 {\r
 154    return s_addr & 0xff00;\r
 155 }\r
 156 \r
 157 void i2chip_push_window(u_int addr)\r
 158 {\r
 159         I2CHIP_SET_PAGE(addr>>8);\r
 160 }\r
 161 \r
 162 void i2chip_pop_window(void)\r
 163 {\r
 164         I2CHIP_SET_PAGE(s_addr >> 8);\r
 165 }\r
 166 \r
 167 #ifdef I2CHIP_WINDOW_IO\r
 168 u_char   io_read_value(u_char far* addr)\r
 169 {\r
 170         // return value ... we assume the page is already set.  So, instead,\r
 171    // we just go ahead and output valeu.\r
 172    return inportb(I2CHIP_BASE_SEG + (FP_OFF(addr) & 0xff));\r
 173 }\r
 174 \r
 175 void     io_write_value(u_char far* addr, u_char value)\r
 176 {\r
 177         // Get the last whatever bytes... and write value.\r
 178         outportb(I2CHIP_BASE_SEG + (FP_OFF(addr) & 0xff), value);\r
 179 }\r
 180 \r
 181 #endif // I2CHIP_WINDOW_IO\r
 182 \r
 183 \r
 184 #ifdef   I2CHIP_P51\r
 185 void p51_window(unsigned int page)\r
 186 {\r
 187 asm xor ax, ax\r
 188 asm mov ax, page\r
 189 #ifdef   I2CHIP_WINDOW_IO\r
 190 asm mov dx, 1040h\r
 191 asm out dx, al\r
 192 #else\r
 193 asm out 040h, al\r
 194 #endif\r
 195 // use J1.19=/CS6\r
 196 }\r
 197 #endif  // I2CHIP_P51\r
 198 \r
 199 #endif // I2CHIP_WINDOW\r
 200 \r
 201 #ifdef TERN_586\r
 202 /*\r
 203 //      Function: spu_m_isr\r
 204 //      P22=Master PIC IR7, interrupt vector=0x47, /INTA\r
 205 */\r
 206 void interrupt far spu_m_isr(void)\r
 207 {\r
 208 disable();\r
 209 // Issue the EOI to interrupt controller\r
 210 outportb(_MPICOCW2_IO,0x67); // Specific EQI for master IR7\r
 211 enable();\r
 212 }\r
 213 \r
 214 /*\r
 215 //      Function: spu_1_isr\r
 216 //      P10=slave1 PIC IR7, Master IR2, interrupt vector=0x4f, /INTC\r
 217 */\r
 218 void interrupt far spu_1_isr(void)\r
 219 {\r
 220 disable();\r
 221 // Issue the EOI to interrupt controller\r
 222         outportb(_S1PICOCW2_IO,0x67);   // Specific EOI for slave 1 IR7\r
 223         outportb(_MPICOCW2_IO,0x62); // Specific EQI for master IR2\r
 224 enable();\r
 225 }\r
 226 \r
 227 /*\r
 228 //      Function: spu_2_isr\r
 229 //      P20=Slave2 PIC IR7, Master IR5, interrupt vector=0x57, GPIRQ7=PIO16 GP timer1\r
 230 */\r
 231 void interrupt far spu_2_isr(void)\r
 232 {\r
 233 disable();\r
 234 // Issue the EOI to interrupt controller\r
 235         outportb(_S2PICOCW2_IO,0x67);   // Specific EOI for slave 1 IR7\r
 236         outportb(_MPICOCW2_IO,0x65); // Specific EQI for master IR5\r
 237 enable();\r
 238 }\r
 239 #endif\r