git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/lwIP_MCF5235_GCC/system/init.c

   1 /*\r
   2     FreeRTOS MCF5235 port - Copyright (C) 2006 Christian Walter.\r
   3 \r
   4     This file is part of the FreeRTOS distribution.\r
   5 \r
   6     FreeRTOS is free software; you can redistribute it and/or modify\r
   7     it under the terms of the GNU General Public License** as published by\r
   8     the Free Software Foundation; either version 2 of the License, or\r
   9     (at your option) any later version.\r
  10 \r
  11     FreeRTOS is distributed in the hope that it will be useful,\r
  12     but WITHOUT ANY WARRANTY; without even the implied warranty of\r
  13     MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the\r
  14     GNU General Public License for more details.\r
  15 \r
  16     You should have received a copy of the GNU General Public License\r
  17     along with FreeRTOS; if not, write to the Free Software\r
  18     Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307  USA\r
  19 \r
  20     A special exception to the GPL can be applied should you wish to distribute\r
  21     a combined work that includes FreeRTOS, without being obliged to provide\r
  22     the source code for any proprietary components.  See the licensing section\r
  23     of http://www.FreeRTOS.org for full details of how and when the exception\r
  24     can be applied.\r
  25 \r
  26     ***************************************************************************\r
  27     ***************************************************************************\r
  28     *                                                                         *\r
  29     * Get the FreeRTOS eBook!  See http://www.FreeRTOS.org/Documentation      *\r
  30         *                                                                         *\r
  31         * This is a concise, step by step, 'hands on' guide that describes both   *\r
  32         * general multitasking concepts and FreeRTOS specifics. It presents and   *\r
  33         * explains numerous examples that are written using the FreeRTOS API.     *\r
  34         * Full source code for all the examples is provided in an accompanying    *\r
  35         * .zip file.                                                              *\r
  36     *                                                                         *\r
  37     ***************************************************************************\r
  38     ***************************************************************************\r
  39 \r
  40         Please ensure to read the configuration and relevant port sections of the\r
  41         online documentation.\r
  42 \r
  43         http://www.FreeRTOS.org - Documentation, latest information, license and \r
  44         contact details.\r
  45 \r
  46         http://www.SafeRTOS.com - A version that is certified for use in safety \r
  47         critical systems.\r
  48 \r
  49         http://www.OpenRTOS.com - Commercial support, development, porting, \r
  50         licensing and training services.\r
  51 */\r
  52 \r
  53 #include "mcf5xxx.h"\r
  54 #include "mcf523x.h"\r
  55 \r
  56 /* Function prototypes */\r
  57 void            init_main( void );\r
  58 static void     disable_interrupts( void );\r
  59 static void     disable_watchdog_timer( void );\r
  60 static void     disable_cache( void );\r
  61 static void     init_ipsbar( void );\r
  62 static void     init_basics( void );\r
  63 static void     init_clock_config( void );\r
  64 static void     init_chip_selects( void );\r
  65 static void     init_bus_config( void );\r
  66 static void     init_cache( void );\r
  67 static void     init_eport( void );\r
  68 static void     init_flexcan( void );\r
  69 static void     init_power_management( void );\r
  70 static void     init_dma_timers( void );\r
  71 static void     init_interrupt_timers( void );\r
  72 static void     init_watchdog_timers( void );\r
  73 static void     init_pin_assignments( void );\r
  74 static void     init_sdram_controller( void );\r
  75 static void     init_interrupt_controller( void );\r
  76 \r
  77 \r
  78 /*********************************************************************\r
  79 * init_main - Main entry point for initialisation code               *\r
  80 **********************************************************************/\r
  81 void\r
  82 init_main( void )\r
  83 {\r
  84 \r
  85     /* Initialise base address of peripherals, VBR, etc */\r
  86     init_ipsbar(  );\r
  87     init_basics(  );\r
  88     init_clock_config(  );\r
  89 \r
  90     /* Disable interrupts, watchdog timer, cache */\r
  91     disable_interrupts(  );\r
  92     disable_watchdog_timer(  );\r
  93     disable_cache(  );\r
  94 \r
  95     /* Initialise individual modules */\r
  96     init_chip_selects(  );\r
  97     init_bus_config(  );\r
  98     init_cache(  );\r
  99     init_eport(  );\r
 100     init_flexcan(  );\r
 101     init_power_management(  );\r
 102     init_dma_timers(  );\r
 103     init_interrupt_timers(  );\r
 104     init_watchdog_timers(  );\r
 105     init_pin_assignments(  );\r
 106     init_sdram_controller(  );\r
 107 \r
 108     /* Initialise interrupt controller */\r
 109     init_interrupt_controller(  );\r
 110 }\r
 111 \r
 112 /*********************************************************************\r
 113 * disable_interrupts - Disable all interrupt sources                 *\r
 114 **********************************************************************/\r
 115 static void\r
 116 disable_interrupts( void )\r
 117 {\r
 118     vuint8         *p;\r
 119     int             i;\r
 120 \r
 121 \r
 122     /* Set ICR008-ICR063 to 0x0 */\r
 123     p = ( vuint8 * ) & MCF_INTC0_ICR8;\r
 124     for( i = 8; i <= 63; i++ )\r
 125         *p++ = 0x0;\r
 126 \r
 127     /* Set ICR108-ICR163 to 0x0 */\r
 128     p = ( vuint8 * ) & MCF_INTC1_ICR8;\r
 129     for( i = 108; i <= 163; i++ )\r
 130         *p++ = 0x0;\r
 131 }\r
 132 \r
 133 \r
 134 /*********************************************************************\r
 135 * disable_watchdog_timer - Disable system watchdog timer             *\r
 136 **********************************************************************/\r
 137 static void\r
 138 disable_watchdog_timer( void )\r
 139 {\r
 140 \r
 141     /* Disable Core Watchdog Timer */\r
 142     MCF_SCM_CWCR = 0;\r
 143 }\r
 144 \r
 145 /*********************************************************************\r
 146 * disable_cache - Disable and invalidate cache                       *\r
 147 **********************************************************************/\r
 148 static void\r
 149 disable_cache( void )\r
 150 {\r
 151     asm ( "move.l   #0x01000000, %d0" );\r
 152     asm ( "movec    %d0, %CACR" );\r
 153 }\r
 154 \r
 155 /*********************************************************************\r
 156 * init_basics - Configuration Information & VBR                      *\r
 157 **********************************************************************/\r
 158 static void\r
 159 init_basics( void )\r
 160 {\r
 161     int             i;\r
 162     extern uint32   __RAMVEC[];\r
 163     extern uint32   __ROMVEC[];\r
 164 \r
 165     /* Transfer size not driven on SIZ[1:0] pins during external cycles\r
 166        Processor Status (PST) and Debug Data (DDATA) functions disabled\r
 167        Bus monitor disabled\r
 168        Output pads configured for full strength\r
 169      */\r
 170     MCF_CCM_CCR = ( 0x1 << 15 ) | MCF_CCM_CCR_BME;\r
 171 \r
 172     /* Set up RAM vectors */\r
 173     for( i = 0; i < 256; i++ )\r
 174 \r
 175     {\r
 176         __RAMVEC[i] = __ROMVEC[i];\r
 177     }\r
 178     asm( "move.l   %0,%%d0": :"i"( __RAMVEC ) );\r
 179     asm( "movec    %d0,%vbr" );\r
 180 }\r
 181 \r
 182 \r
 183 /*********************************************************************\r
 184 * init_clock_config - Clock Module                                   *\r
 185 **********************************************************************/\r
 186 static void\r
 187 init_clock_config( void )\r
 188 {\r
 189     /* Clock module uses normal PLL mode with 25.0000 MHz external reference (Fref)\r
 190        MFD = 0, RFD = 1\r
 191        Bus clock frequency = 25.00 MHz\r
 192        Processor clock frequency = 2 x bus clock = 50.00 MHz\r
 193        Frequency Modulation disabled\r
 194        Loss of clock detection disabled\r
 195        Reset/Interrupt on loss of lock disabled\r
 196      */\r
 197     MCF_FMPLL_SYNCR = 0x00100000;       /* Set RFD=RFD+1 to avoid frequency overshoot */\r
 198     while( ( MCF_FMPLL_SYNSR & 0x08 ) == 0 )    /* Wait for PLL to lock */\r
 199         ;\r
 200     MCF_FMPLL_SYNCR = 0x00080000;       /* Set desired RFD */\r
 201     while( ( MCF_FMPLL_SYNSR & 0x08 ) == 0 )    /* Wait for PLL to lock */\r
 202         ;\r
 203 }\r
 204 \r
 205 \r
 206 /*********************************************************************\r
 207 * init_ipsbar - Internal Peripheral System Base Address (IPSBAR)     *\r
 208 **********************************************************************/\r
 209 static void\r
 210 init_ipsbar( void )\r
 211 {\r
 212     extern int  __SRAM;\r
 213 \r
 214     /* Base address of internal peripherals (IPSBAR) = 0x40000000\r
 215 \r
 216        Note: Processor powers up with IPS base address = 0x40000000\r
 217        Write to IPS base + 0x00000000 to set new value\r
 218      */\r
 219     *( vuint32 * ) 0x40000000 = ( vuint32 ) __IPSBAR + 1;\r
 220 \r
 221     /* Configure RAMBAR in SCM module and allow dual-ported access. */\r
 222     MCF_SCM_RAMBAR = ( uint32 ) &__SRAM | MCF_SCM_RAMBAR_BDE;\r
 223 }\r
 224 \r
 225 /*********************************************************************\r
 226 * init_chip_selects - Chip Select Module                             *\r
 227 **********************************************************************/\r
 228 static void\r
 229 init_chip_selects( void )\r
 230 {\r
 231     extern void __FLASH;\r
 232     uint32 FLASH_ADDR = (uint32)&__FLASH;\r
 233 \r
 234     /* Chip Select 0 - External Flash */\r
 235     MCF_CS_CSAR0 = MCF_CS_CSAR_BA( FLASH_ADDR );\r
 236     MCF_CS_CSCR0 = ( 0\r
 237                      | MCF_CS_CSCR_IWS( 6 )\r
 238                      | MCF_CS_CSCR_AA | MCF_CS_CSCR_PS_16 );\r
 239     MCF_CS_CSMR0 = MCF_CS_CSMR_BAM_2M | MCF_CS_CSMR_V;\r
 240 \r
 241     /* Chip Select 1 disabled (CSMR1[V] = 0) */\r
 242     MCF_CS_CSAR1 = 0;\r
 243     MCF_CS_CSMR1 = 0;\r
 244     MCF_CS_CSCR1 = 0;\r
 245 \r
 246     /* Chip Select 2 disabled (CSMR2[V] = 0) */\r
 247     MCF_CS_CSAR2 = 0;\r
 248     MCF_CS_CSMR2 = 0;\r
 249     MCF_CS_CSCR2 = 0;\r
 250 \r
 251     /* Chip Select 3 disabled (CSMR3[V] = 0) */\r
 252     MCF_CS_CSAR3 = 0;\r
 253     MCF_CS_CSMR3 = 0;\r
 254     MCF_CS_CSCR3 = 0;\r
 255 \r
 256     /* Chip Select 4 disabled (CSMR4[V] = 0) */\r
 257     MCF_CS_CSAR4 = 0;\r
 258     MCF_CS_CSMR4 = 0;\r
 259     MCF_CS_CSCR4 = 0;\r
 260 \r
 261     /* Chip Select 5 disabled (CSMR5[V] = 0) */\r
 262     MCF_CS_CSAR5 = 0;\r
 263     MCF_CS_CSMR5 = 0;\r
 264     MCF_CS_CSCR5 = 0;\r
 265 \r
 266     /* Chip Select 6 disabled (CSMR6[V] = 0) */\r
 267     MCF_CS_CSAR6 = 0;\r
 268     MCF_CS_CSMR6 = 0;\r
 269     MCF_CS_CSCR6 = 0;\r
 270 \r
 271     /* Chip Select 7 disabled (CSMR7[V] = 0) */\r
 272     MCF_CS_CSAR7 = 0;\r
 273     MCF_CS_CSMR7 = 0;\r
 274     MCF_CS_CSCR7 = 0;\r
 275 }\r
 276 \r
 277 /*********************************************************************\r
 278 * init_bus_config - Internal Bus Arbitration                         *\r
 279 **********************************************************************/\r
 280 static void\r
 281 init_bus_config( void )\r
 282 {\r
 283 \r
 284     /* Use round robin arbitration scheme\r
 285        Assigned priorities (highest first):\r
 286        Ethernet\r
 287        DMA Controller\r
 288        ColdFire Core\r
 289        DMA bandwidth control disabled\r
 290        Park on last active bus master\r
 291      */\r
 292     MCF_SCM_MPARK =\r
 293         MCF_SCM_MPARK_M3_PRTY( 0x3 ) | MCF_SCM_MPARK_M2_PRTY( 0x2 ) |\r
 294         MCF_SCM_MPARK_M1_PRTY( 0x1 );\r
 295 }\r
 296 \r
 297 /*********************************************************************\r
 298 * init_cache - Instruction/Data Cache                                *\r
 299 **********************************************************************/\r
 300 static void\r
 301 init_cache( void )\r
 302 {\r
 303     /* Configured as split cache: 4 KByte instruction cache and 4 Kbyte data cache\r
 304        ACR0: Don't cache accesses to 16 MB memory region at address $20000000\r
 305        ACR1: Don't cache accesses to 1 GB memory region at address $40000000\r
 306        CACR: Cache accesses to the rest of memory\r
 307     */\r
 308     asm("move.l   #0x80000000,%d0");\r
 309     asm("movec    %d0,%CACR");\r
 310     asm("move.l   #0x2000c040,%d0");\r
 311     asm("movec    %d0,%ACR0");\r
 312     asm("move.l   #0x403fc040,%d0");\r
 313     asm("movec    %d0,%ACR1");\r
 314 \r
 315     /* Instruction/Data cache disabled. */\r
 316     //asm( "move.l   #0x00000000, %d0" );\r
 317     //asm( "movec    %d0,%cacr" );\r
 318 }\r
 319 \r
 320 /*********************************************************************\r
 321 * init_eport - Edge Port Module (EPORT)                              *\r
 322 **********************************************************************/\r
 323 static void\r
 324 init_eport( void )\r
 325 {\r
 326 \r
 327     /* Pins 1-7 configured as GPIO inputs */\r
 328     MCF_EPORT_EPPAR = 0;\r
 329     MCF_EPORT_EPDDR = 0;\r
 330     MCF_EPORT_EPIER = 0;\r
 331 }\r
 332 \r
 333 /*********************************************************************\r
 334 * init_flexcan - FlexCAN Module                                      *\r
 335 **********************************************************************/\r
 336 static void\r
 337 init_flexcan( void )\r
 338 {\r
 339 \r
 340     /* FlexCAN controller 0 disabled (CANMCR0[MDIS]=1) */\r
 341     MCF_CAN_IMASK0 = 0;\r
 342     MCF_CAN_RXGMASK0 = MCF_CAN_RXGMASK_MI( 0x1fffffff );\r
 343     MCF_CAN_RX14MASK0 = MCF_CAN_RX14MASK_MI( 0x1fffffff );\r
 344     MCF_CAN_RX15MASK0 = MCF_CAN_RX15MASK_MI( 0x1fffffff );\r
 345     MCF_CAN_CANCTRL0 = 0;\r
 346     MCF_CAN_CANMCR0 =\r
 347         MCF_CAN_CANMCR_MDIS | MCF_CAN_CANMCR_FRZ | MCF_CAN_CANMCR_HALT |\r
 348         MCF_CAN_CANMCR_SUPV | MCF_CAN_CANMCR_MAXMB( 0xf );\r
 349 \r
 350     /* FlexCAN controller 1 disabled (CANMCR1[MDIS]=1) */\r
 351     MCF_CAN_IMASK1 = 0;\r
 352     MCF_CAN_RXGMASK1 = MCF_CAN_RXGMASK_MI( 0x1fffffff );\r
 353     MCF_CAN_RX14MASK1 = MCF_CAN_RX14MASK_MI( 0x1fffffff );\r
 354     MCF_CAN_RX15MASK1 = MCF_CAN_RX15MASK_MI( 0x1fffffff );\r
 355     MCF_CAN_CANCTRL1 = 0;\r
 356     MCF_CAN_CANMCR1 =\r
 357         MCF_CAN_CANMCR_MDIS | MCF_CAN_CANMCR_FRZ | MCF_CAN_CANMCR_HALT |\r
 358         MCF_CAN_CANMCR_SUPV | MCF_CAN_CANMCR_MAXMB( 0xf );\r
 359 }\r
 360 \r
 361 /*********************************************************************\r
 362 * init_power_management - Power Management                           *\r
 363 **********************************************************************/\r
 364 static void\r
 365 init_power_management( void )\r
 366 {\r
 367 \r
 368     /* On executing STOP instruction, processor enters RUN mode\r
 369        Mode is exited when an interrupt of level 1 or higher is received\r
 370      */\r
 371     MCF_SCM_LPICR = MCF_SCM_LPICR_ENBSTOP;\r
 372     MCF_CCM_LPCR = 0;\r
 373 }\r
 374 \r
 375 /*********************************************************************\r
 376 * init_sdram_controller - SDRAM Controller                           *\r
 377 **********************************************************************/\r
 378 static void\r
 379 init_sdram_controller( void )\r
 380 {\r
 381     extern void __SDRAM;\r
 382     uint32 SDRAM_ADDR = (uint32)&__SDRAM;\r
 383     int             i;\r
 384 \r
 385 \r
 386     /*\r
 387      * Check to see if the SDRAM has already been initialized\r
 388      * by a run control tool\r
 389      */\r
 390     if( !( MCF_SDRAMC_DACR0 & MCF_SDRAMC_DACR0_RE ) )\r
 391     {\r
 392         /* Initialize DRAM Control Register: DCR */\r
 393         MCF_SDRAMC_DCR = ( MCF_SDRAMC_DCR_RTIM( 1 ) |\r
 394                            MCF_SDRAMC_DCR_RC( ( 15 * FSYS_2 ) >> 4 ) );\r
 395 \r
 396         /* Initialize DACR0 */\r
 397         MCF_SDRAMC_DACR0 = ( MCF_SDRAMC_DACR0_BA( SDRAM_ADDR >> 18UL ) |\r
 398                              MCF_SDRAMC_DACR0_CASL( 1 ) |\r
 399                              MCF_SDRAMC_DACR0_CBM( 3 ) |\r
 400                              MCF_SDRAMC_DACR0_PS( 0 ) );\r
 401 \r
 402         /* Initialize DMR0 */\r
 403         MCF_SDRAMC_DMR0 = ( MCF_SDRAMC_DMR_BAM_16M | MCF_SDRAMC_DMR0_V );\r
 404 \r
 405         /* Set IP (bit 3) in DACR */\r
 406         MCF_SDRAMC_DACR0 |= MCF_SDRAMC_DACR0_IP;\r
 407 \r
 408         /* Wait 30ns to allow banks to precharge */\r
 409         for( i = 0; i < 5; i++ )\r
 410         {\r
 411             asm volatile    ( " nop" );\r
 412         }\r
 413         /* Write to this block to initiate precharge */\r
 414         *( uint32 * ) ( SDRAM_ADDR ) = 0xA5A59696;\r
 415 \r
 416         /* Set RE (bit 15) in DACR */\r
 417         MCF_SDRAMC_DACR0 |= MCF_SDRAMC_DACR0_RE;\r
 418 \r
 419         /* Wait for at least 8 auto refresh cycles to occur */\r
 420         for( i = 0; i < 2000; i++ )\r
 421         {\r
 422             asm volatile    ( "nop" );\r
 423         }\r
 424         /* Finish the configuration by issuing the IMRS. */\r
 425         MCF_SDRAMC_DACR0 |= MCF_SDRAMC_DACR0_MRS;\r
 426 \r
 427         /* Write to the SDRAM Mode Register */\r
 428         *( uint32 * ) ( SDRAM_ADDR + 0x400 ) = 0xA5A59696;\r
 429     }\r
 430 }\r
 431 \r
 432 /*********************************************************************\r
 433 * init_dma_timers - DMA Timer Modules                                *\r
 434 **********************************************************************/\r
 435 static void\r
 436 init_dma_timers( void )\r
 437 {\r
 438 \r
 439     /* DMA Timer 0 disabled (DTMR0[RST] = 0) */\r
 440     MCF_TIMER_DTMR0 = 0;\r
 441     MCF_TIMER_DTXMR0 = 0;\r
 442     MCF_TIMER_DTRR0 = 0xffffffff;\r
 443 \r
 444     /* DMA Timer 1 disabled (DTMR1[RST] = 0) */\r
 445     MCF_TIMER_DTMR1 = 0;\r
 446     MCF_TIMER_DTXMR1 = 0;\r
 447     MCF_TIMER_DTRR1 = 0xffffffff;\r
 448 \r
 449     /* DMA Timer 2 disabled (DTMR2[RST] = 0) */\r
 450     MCF_TIMER_DTMR2 = 0;\r
 451     MCF_TIMER_DTXMR2 = 0;\r
 452     MCF_TIMER_DTRR2 = 0xffffffff;\r
 453 \r
 454     /* DMA Timer 3 disabled (DTMR3[RST] = 0) */\r
 455     MCF_TIMER_DTMR3 = 0;\r
 456     MCF_TIMER_DTXMR3 = 0;\r
 457     MCF_TIMER_DTRR3 = 0xffffffff;\r
 458 }\r
 459 \r
 460 /**********************************************************************\r
 461 * init_interrupt_timers - Programmable Interrupt Timer (PIT) Modules  *\r
 462 ***********************************************************************/\r
 463 static void\r
 464 init_interrupt_timers( void )\r
 465 {\r
 466 \r
 467     /* PIT0 disabled (PCSR0[EN]=0) */\r
 468     MCF_PIT_PCSR0 = 0;\r
 469 \r
 470     /* PIT1 disabled (PCSR1[EN]=0) */\r
 471     MCF_PIT_PCSR1 = 0;\r
 472 \r
 473     /* PIT2 disabled (PCSR2[EN]=0) */\r
 474     MCF_PIT_PCSR2 = 0;\r
 475 \r
 476     /* PIT3 disabled (PCSR3[EN]=0) */\r
 477     MCF_PIT_PCSR3 = 0;\r
 478 }\r
 479 \r
 480 /*********************************************************************\r
 481 * init_watchdog_timers - Watchdog Timer Modules                      *\r
 482 **********************************************************************/\r
 483 static void\r
 484 init_watchdog_timers( void )\r
 485 {\r
 486 \r
 487     /* Watchdog Timer disabled (WCR[EN]=0)\r
 488        NOTE: WCR and WMR cannot be written again until after the\r
 489        processor is reset.\r
 490      */\r
 491     MCF_WTM_WCR = MCF_WTM_WCR_WAIT | MCF_WTM_WCR_DOZE | MCF_WTM_WCR_HALTED;\r
 492     MCF_WTM_WMR = 0xffff;\r
 493 \r
 494     /* Core Watchdog Timer disabled (CWCR[CWE]=0) */\r
 495     MCF_SCM_CWCR = 0;\r
 496 }\r
 497 \r
 498 /*********************************************************************\r
 499 * init_interrupt_controller - Interrupt Controller                   *\r
 500 **********************************************************************/\r
 501 static void\r
 502 init_interrupt_controller( void )\r
 503 {\r
 504 \r
 505     /* Configured interrupt sources in order of priority...\r
 506        Level 7:  External interrupt /IRQ7, (initially masked)\r
 507        Level 6:  External interrupt /IRQ6, (initially masked)\r
 508        Level 5:  External interrupt /IRQ5, (initially masked)\r
 509        Level 4:  External interrupt /IRQ4, (initially masked)\r
 510        Level 3:  External interrupt /IRQ3, (initially masked)\r
 511        Level 2:  External interrupt /IRQ2, (initially masked)\r
 512        Level 1:  External interrupt /IRQ1, (initially masked)\r
 513      */\r
 514     MCF_INTC0_ICR1 = 0;\r
 515     MCF_INTC0_ICR2 = 0;\r
 516     MCF_INTC0_ICR3 = 0;\r
 517     MCF_INTC0_ICR4 = 0;\r
 518     MCF_INTC0_ICR5 = 0;\r
 519     MCF_INTC0_ICR6 = 0;\r
 520     MCF_INTC0_ICR7 = 0;\r
 521     MCF_INTC0_ICR8 = 0;\r
 522     MCF_INTC0_ICR9 = 0;\r
 523     MCF_INTC0_ICR10 = 0;\r
 524     MCF_INTC0_ICR11 = 0;\r
 525     MCF_INTC0_ICR12 = 0;\r
 526     MCF_INTC0_ICR13 = 0;\r
 527     MCF_INTC0_ICR14 = 0;\r
 528     MCF_INTC0_ICR15 = 0;\r
 529     MCF_INTC0_ICR17 = 0;\r
 530     MCF_INTC0_ICR18 = 0;\r
 531     MCF_INTC0_ICR19 = 0;\r
 532     MCF_INTC0_ICR20 = 0;\r
 533     MCF_INTC0_ICR21 = 0;\r
 534     MCF_INTC0_ICR22 = 0;\r
 535     MCF_INTC0_ICR23 = 0;\r
 536     MCF_INTC0_ICR24 = 0;\r
 537     MCF_INTC0_ICR25 = 0;\r
 538     MCF_INTC0_ICR26 = 0;\r
 539     MCF_INTC0_ICR27 = 0;\r
 540     MCF_INTC0_ICR28 = 0;\r
 541     MCF_INTC0_ICR29 = 0;\r
 542     MCF_INTC0_ICR30 = 0;\r
 543     MCF_INTC0_ICR31 = 0;\r
 544     MCF_INTC0_ICR32 = 0;\r
 545     MCF_INTC0_ICR33 = 0;\r
 546     MCF_INTC0_ICR34 = 0;\r
 547     MCF_INTC0_ICR35 = 0;\r
 548     MCF_INTC0_ICR36 = 0;\r
 549     MCF_INTC0_ICR37 = 0;\r
 550     MCF_INTC0_ICR38 = 0;\r
 551     MCF_INTC0_ICR39 = 0;\r
 552     MCF_INTC0_ICR40 = 0;\r
 553     MCF_INTC0_ICR41 = 0;\r
 554     MCF_INTC0_ICR42 = 0;\r
 555     MCF_INTC0_ICR43 = 0;\r
 556     MCF_INTC0_ICR44 = 0;\r
 557     MCF_INTC0_ICR45 = 0;\r
 558     MCF_INTC0_ICR46 = 0;\r
 559     MCF_INTC0_ICR47 = 0;\r
 560     MCF_INTC0_ICR48 = 0;\r
 561     MCF_INTC0_ICR49 = 0;\r
 562     MCF_INTC0_ICR50 = 0;\r
 563     MCF_INTC0_ICR51 = 0;\r
 564     MCF_INTC0_ICR52 = 0;\r
 565     MCF_INTC0_ICR53 = 0;\r
 566     MCF_INTC0_ICR54 = 0;\r
 567     MCF_INTC0_ICR55 = 0;\r
 568     MCF_INTC0_ICR56 = 0;\r
 569     MCF_INTC0_ICR57 = 0;\r
 570     MCF_INTC0_ICR58 = 0;\r
 571     MCF_INTC0_ICR59 = 0;\r
 572     MCF_INTC0_ICR60 = 0;\r
 573     MCF_INTC1_ICR8 = 0;\r
 574     MCF_INTC1_ICR9 = 0;\r
 575     MCF_INTC1_ICR10 = 0;\r
 576     MCF_INTC1_ICR11 = 0;\r
 577     MCF_INTC1_ICR12 = 0;\r
 578     MCF_INTC1_ICR13 = 0;\r
 579     MCF_INTC1_ICR14 = 0;\r
 580     MCF_INTC1_ICR15 = 0;\r
 581     MCF_INTC1_ICR16 = 0;\r
 582     MCF_INTC1_ICR17 = 0;\r
 583     MCF_INTC1_ICR18 = 0;\r
 584     MCF_INTC1_ICR19 = 0;\r
 585     MCF_INTC1_ICR20 = 0;\r
 586     MCF_INTC1_ICR21 = 0;\r
 587     MCF_INTC1_ICR22 = 0;\r
 588     MCF_INTC1_ICR23 = 0;\r
 589     MCF_INTC1_ICR24 = 0;\r
 590     MCF_INTC1_ICR25 = 0;\r
 591     MCF_INTC1_ICR27 = 0;\r
 592     MCF_INTC1_ICR28 = 0;\r
 593     MCF_INTC1_ICR29 = 0;\r
 594     MCF_INTC1_ICR30 = 0;\r
 595     MCF_INTC1_ICR31 = 0;\r
 596     MCF_INTC1_ICR32 = 0;\r
 597     MCF_INTC1_ICR33 = 0;\r
 598     MCF_INTC1_ICR34 = 0;\r
 599     MCF_INTC1_ICR35 = 0;\r
 600     MCF_INTC1_ICR36 = 0;\r
 601     MCF_INTC1_ICR37 = 0;\r
 602     MCF_INTC1_ICR38 = 0;\r
 603     MCF_INTC1_ICR39 = 0;\r
 604     MCF_INTC1_ICR40 = 0;\r
 605     MCF_INTC1_ICR41 = 0;\r
 606     MCF_INTC1_ICR42 = 0;\r
 607     MCF_INTC1_ICR59 = 0;\r
 608     MCF_INTC0_IMRH = 0xffffffff;\r
 609     MCF_INTC0_IMRL =\r
 610         MCF_INTC0_IMRL_INT_MASK31 | MCF_INTC0_IMRL_INT_MASK30 |\r
 611         MCF_INTC0_IMRL_INT_MASK29 | MCF_INTC0_IMRL_INT_MASK28 |\r
 612         MCF_INTC0_IMRL_INT_MASK27 | MCF_INTC0_IMRL_INT_MASK26 |\r
 613         MCF_INTC0_IMRL_INT_MASK25 | MCF_INTC0_IMRL_INT_MASK24 |\r
 614         MCF_INTC0_IMRL_INT_MASK23 | MCF_INTC0_IMRL_INT_MASK22 |\r
 615         MCF_INTC0_IMRL_INT_MASK21 | MCF_INTC0_IMRL_INT_MASK20 |\r
 616         MCF_INTC0_IMRL_INT_MASK19 | MCF_INTC0_IMRL_INT_MASK18 |\r
 617         MCF_INTC0_IMRL_INT_MASK17 | MCF_INTC0_IMRL_INT_MASK16 |\r
 618         MCF_INTC0_IMRL_INT_MASK15 | MCF_INTC0_IMRL_INT_MASK14 |\r
 619         MCF_INTC0_IMRL_INT_MASK13 | MCF_INTC0_IMRL_INT_MASK12 |\r
 620         MCF_INTC0_IMRL_INT_MASK11 | MCF_INTC0_IMRL_INT_MASK10 |\r
 621         MCF_INTC0_IMRL_INT_MASK9 | MCF_INTC0_IMRL_INT_MASK8 |\r
 622         MCF_INTC0_IMRL_INT_MASK7 | MCF_INTC0_IMRL_INT_MASK6 |\r
 623         MCF_INTC0_IMRL_INT_MASK5 | MCF_INTC0_IMRL_INT_MASK4 |\r
 624         MCF_INTC0_IMRL_INT_MASK3 | MCF_INTC0_IMRL_INT_MASK2 |\r
 625         MCF_INTC0_IMRL_INT_MASK1;\r
 626     MCF_INTC1_IMRH = 0xffffffff;\r
 627     MCF_INTC1_IMRL =\r
 628         MCF_INTC1_IMRL_INT_MASK31 | MCF_INTC1_IMRL_INT_MASK30 |\r
 629         MCF_INTC1_IMRL_INT_MASK29 | MCF_INTC1_IMRL_INT_MASK28 |\r
 630         MCF_INTC1_IMRL_INT_MASK27 | MCF_INTC1_IMRL_INT_MASK26 |\r
 631         MCF_INTC1_IMRL_INT_MASK25 | MCF_INTC1_IMRL_INT_MASK24 |\r
 632         MCF_INTC1_IMRL_INT_MASK23 | MCF_INTC1_IMRL_INT_MASK22 |\r
 633         MCF_INTC1_IMRL_INT_MASK21 | MCF_INTC1_IMRL_INT_MASK20 |\r
 634         MCF_INTC1_IMRL_INT_MASK19 | MCF_INTC1_IMRL_INT_MASK18 |\r
 635         MCF_INTC1_IMRL_INT_MASK17 | MCF_INTC1_IMRL_INT_MASK16 |\r
 636         MCF_INTC1_IMRL_INT_MASK15 | MCF_INTC1_IMRL_INT_MASK14 |\r
 637         MCF_INTC1_IMRL_INT_MASK13 | MCF_INTC1_IMRL_INT_MASK12 |\r
 638         MCF_INTC1_IMRL_INT_MASK11 | MCF_INTC1_IMRL_INT_MASK10 |\r
 639         MCF_INTC1_IMRL_INT_MASK9 | MCF_INTC1_IMRL_INT_MASK8 |\r
 640         MCF_INTC1_IMRL_INT_MASK7 | MCF_INTC1_IMRL_INT_MASK6 |\r
 641         MCF_INTC1_IMRL_INT_MASK5 | MCF_INTC1_IMRL_INT_MASK4 |\r
 642         MCF_INTC1_IMRL_INT_MASK3 | MCF_INTC1_IMRL_INT_MASK2 |\r
 643         MCF_INTC1_IMRL_INT_MASK1;\r
 644 }\r
 645 \r
 646 /*********************************************************************\r
 647 * init_pin_assignments - Pin Assignment and General Purpose I/O      *\r
 648 **********************************************************************/\r
 649 static void\r
 650 init_pin_assignments( void )\r
 651 {\r
 652 \r
 653     /* Pin assignments for port ADDR\r
 654        Pins are all GPIO inputs\r
 655      */\r
 656     MCF_GPIO_PDDR_APDDR = 0;\r
 657     MCF_GPIO_PAR_AD = MCF_GPIO_PAR_AD_PAR_ADDR23\r
 658         | MCF_GPIO_PAR_AD_PAR_ADDR22\r
 659         | MCF_GPIO_PAR_AD_PAR_ADDR21 | MCF_GPIO_PAR_AD_PAR_DATAL;\r
 660 \r
 661     /* Pin assignments for ports DATAH and DATAL\r
 662        Pins are all GPIO inputs\r
 663      */\r
 664     MCF_GPIO_PDDR_DATAH = 0;\r
 665     MCF_GPIO_PDDR_DATAL = 0;\r
 666 \r
 667     /* Pin assignments for port BUSCTL\r
 668        Pin /OE        : External bus output enable, /OE\r
 669        Pin /TA        : External bus transfer acknowledge, /TA\r
 670        Pin /TEA       : External bus transfer error acknowledge, /TEA\r
 671        Pin R/W        : External bus read/write indication, R/W\r
 672        Pin TSIZ1      : External bus transfer size TSIZ1 or DMA acknowledge /DACK1\r
 673        Pin TSIZ0      : External bus transfer size TSIZ0 or DMA acknowledge /DACK0\r
 674        Pin /TS        : External bus transfer start, /TS\r
 675        Pin /TIP       : External bus transfer in progess, /TIP\r
 676      */\r
 677     MCF_GPIO_PDDR_BUSCTL = 0;\r
 678     MCF_GPIO_PAR_BUSCTL =\r
 679         MCF_GPIO_PAR_BUSCTL_PAR_OE | MCF_GPIO_PAR_BUSCTL_PAR_TA |\r
 680         MCF_GPIO_PAR_BUSCTL_PAR_TEA( 0x3 ) | MCF_GPIO_PAR_BUSCTL_PAR_RWB |\r
 681         MCF_GPIO_PAR_BUSCTL_PAR_TSIZ1 | MCF_GPIO_PAR_BUSCTL_PAR_TSIZ0 |\r
 682         MCF_GPIO_PAR_BUSCTL_PAR_TS( 0x3 ) |\r
 683         MCF_GPIO_PAR_BUSCTL_PAR_TIP( 0x3 );\r
 684 \r
 685     /* Pin assignments for port BS\r
 686        Pin /BS3       : External byte strobe /BS3\r
 687        Pin /BS2       : External byte strobe /BS2\r
 688        Pin /BS1       : External byte strobe /BS1\r
 689        Pin /BS0       : External byte strobe /BS0\r
 690      */\r
 691     MCF_GPIO_PDDR_BS = 0;\r
 692     MCF_GPIO_PAR_BS =\r
 693         MCF_GPIO_PAR_BS_PAR_BS3 | MCF_GPIO_PAR_BS_PAR_BS2 |\r
 694         MCF_GPIO_PAR_BS_PAR_BS1 | MCF_GPIO_PAR_BS_PAR_BS0;\r
 695 \r
 696     /* Pin assignments for port CS\r
 697        Pin /CS7       : Chip select /CS7\r
 698        Pin /CS6       : Chip select /CS6\r
 699        Pin /CS5       : Chip select /CS5\r
 700        Pin /CS4       : Chip select /CS4\r
 701        Pin /CS3       : Chip select /CS3\r
 702        Pin /CS2       : Chip select /CS2\r
 703        Pin /CS1       : Chip select /CS1\r
 704      */\r
 705     MCF_GPIO_PDDR_CS = 0;\r
 706     MCF_GPIO_PAR_CS =\r
 707         MCF_GPIO_PAR_CS_PAR_CS7 | MCF_GPIO_PAR_CS_PAR_CS6 |\r
 708         MCF_GPIO_PAR_CS_PAR_CS5 | MCF_GPIO_PAR_CS_PAR_CS4 |\r
 709         MCF_GPIO_PAR_CS_PAR_CS3 | MCF_GPIO_PAR_CS_PAR_CS2 |\r
 710         MCF_GPIO_PAR_CS_PAR_CS1;\r
 711 \r
 712     /* Pin assignments for port SDRAM\r
 713        Pin /SD_WE     : SDRAM controller /SD_WE\r
 714        Pin /SD_SCAS   : SDRAM controller /SD_SCAS\r
 715        Pin /SD_SRAS   : SDRAM controller /SD_SRAS\r
 716        Pin /SD_SCKE   : SDRAM controller /SD_SCKE\r
 717        Pin /SD_CS1    : SDRAM controller /SD_CS1\r
 718        Pin /SD_CS0    : SDRAM controller /SD_CS0\r
 719      */\r
 720     MCF_GPIO_PDDR_SDRAM = 0;\r
 721     MCF_GPIO_PAR_SDRAM =\r
 722         MCF_GPIO_PAR_SDRAM_PAR_SDWE | MCF_GPIO_PAR_SDRAM_PAR_SCAS |\r
 723         MCF_GPIO_PAR_SDRAM_PAR_SRAS | MCF_GPIO_PAR_SDRAM_PAR_SCKE |\r
 724         MCF_GPIO_PAR_SDRAM_PAR_SDCS1 | MCF_GPIO_PAR_SDRAM_PAR_SDCS0;\r
 725 \r
 726     /* Pin assignments for port FECI2C\r
 727        Pins are all GPIO inputs\r
 728      */\r
 729     MCF_GPIO_PDDR_FECI2C = 0;\r
 730     MCF_GPIO_PAR_FECI2C =\r
 731         MCF_GPIO_PAR_FECI2C_PAR_EMDC_FEC | MCF_GPIO_PAR_FECI2C_PAR_EMDIO_FEC;\r
 732 \r
 733     /* Pin assignments for port UARTL\r
 734        Pins are all GPIO inputs\r
 735      */\r
 736     MCF_GPIO_PDDR_UARTL = 0;\r
 737     MCF_GPIO_PAR_UART = 0;\r
 738 \r
 739     /* Pin assignments for port UARTH\r
 740        Pin U2TXD      : GPIO input\r
 741        Pin U2RXD      : GPIO input\r
 742        Pin /IRQ2      : Interrupt request /IRQ2 or GPIO\r
 743      */\r
 744     MCF_GPIO_PDDR_UARTH = 0;\r
 745 \r
 746     /* Pin assignments for port QSPI\r
 747        Pins are all GPIO inputs\r
 748      */\r
 749     MCF_GPIO_PDDR_QSPI = 0;\r
 750     MCF_GPIO_PAR_QSPI = 0;\r
 751 \r
 752     /* Pin assignments for port TIMER\r
 753        Pins are all GPIO inputs\r
 754      */\r
 755     MCF_GPIO_PDDR_TIMER = 0;\r
 756     MCF_GPIO_PAR_TIMER = 0;\r
 757 \r
 758     /* Pin assignments for port ETPU\r
 759        Pins are all GPIO inputs\r
 760      */\r
 761     MCF_GPIO_PDDR_ETPU = 0;\r
 762     MCF_GPIO_PAR_ETPU = 0;\r
 763 }\r