git.sur5r.net Git - freertos/blob - FreeRTOS/Demo/uIP_Demo_IAR_ARM7/SrcIAR/ioat91sam7x256.h

   1 // - ----------------------------------------------------------------------------\r
   2 // -          ATMEL Microcontroller Software Support  -  ROUSSET  -\r
   3 // - ----------------------------------------------------------------------------\r
   4 // -  DISCLAIMER:  THIS SOFTWARE IS PROVIDED BY ATMEL "AS IS" AND ANY EXPRESS OR\r
   5 // -  IMPLIED WARRANTIES, INCLUDING, BUT NOT LIMITED TO, THE IMPLIED WARRANTIES OF\r
   6 // -  MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT ARE\r
   7 // -  DISCLAIMED. IN NO EVENT SHALL ATMEL BE LIABLE FOR ANY DIRECT, INDIRECT,\r
   8 // -  INCIDENTAL, SPECIAL, EXEMPLARY, OR CONSEQUENTIAL DAMAGES (INCLUDING, BUT NOT\r
   9 // -  LIMITED TO, PROCUREMENT OF SUBSTITUTE GOODS OR SERVICES; LOSS OF USE, DATA,\r
  10 // -  OR PROFITS; OR BUSINESS INTERRUPTION) HOWEVER CAUSED AND ON ANY THEORY OF\r
  11 // -  LIABILITY, WHETHER IN CONTRACT, STRICT LIABILITY, OR TORT (INCLUDING\r
  12 // -  NEGLIGENCE OR OTHERWISE) ARISING IN ANY WAY OUT OF THE USE OF THIS SOFTWARE,\r
  13 // -  EVEN IF ADVISED OF THE POSSIBILITY OF SUCH DAMAGE.\r
  14 // - ----------------------------------------------------------------------------\r
  15 // - File Name           : AT91SAM7X256.h\r
  16 // - Object              : AT91SAM7X256 definitions\r
  17 // - Generated           : AT91 SW Application Group  05/20/2005 (16:22:29)\r
  18 // - \r
  19 // - CVS Reference       : /AT91SAM7X256.pl/1.11/Tue May 10 12:15:32 2005//\r
  20 // - CVS Reference       : /SYS_SAM7X.pl/1.3/Tue Feb  1 17:01:43 2005//\r
  21 // - CVS Reference       : /MC_SAM7X.pl/1.2/Fri May 20 14:13:04 2005//\r
  22 // - CVS Reference       : /PMC_SAM7X.pl/1.4/Tue Feb  8 13:58:10 2005//\r
  23 // - CVS Reference       : /RSTC_SAM7X.pl/1.1/Tue Feb  1 16:16:26 2005//\r
  24 // - CVS Reference       : /UDP_SAM7X.pl/1.1/Tue May 10 11:35:35 2005//\r
  25 // - CVS Reference       : /PWM_SAM7X.pl/1.1/Tue May 10 11:53:07 2005//\r
  26 // - CVS Reference       : /AIC_6075B.pl/1.3/Fri May 20 14:01:30 2005//\r
  27 // - CVS Reference       : /PIO_6057A.pl/1.2/Thu Feb  3 10:18:28 2005//\r
  28 // - CVS Reference       : /RTTC_6081A.pl/1.2/Tue Nov  9 14:43:58 2004//\r
  29 // - CVS Reference       : /PITC_6079A.pl/1.2/Tue Nov  9 14:43:56 2004//\r
  30 // - CVS Reference       : /WDTC_6080A.pl/1.3/Tue Nov  9 14:44:00 2004//\r
  31 // - CVS Reference       : /VREG_6085B.pl/1.1/Tue Feb  1 16:05:48 2005//\r
  32 // - CVS Reference       : /PDC_6074C.pl/1.2/Thu Feb  3 08:48:54 2005//\r
  33 // - CVS Reference       : /DBGU_6059D.pl/1.1/Mon Jan 31 13:15:32 2005//\r
  34 // - CVS Reference       : /SPI_6088D.pl/1.3/Fri May 20 14:08:59 2005//\r
  35 // - CVS Reference       : /US_6089C.pl/1.1/Mon Jul 12 18:23:26 2004//\r
  36 // - CVS Reference       : /SSC_6078A.pl/1.1/Tue Jul 13 07:45:40 2004//\r
  37 // - CVS Reference       : /TWI_6061A.pl/1.1/Tue Jul 13 07:38:06 2004//\r
  38 // - CVS Reference       : /TC_6082A.pl/1.7/Fri Mar 11 12:52:17 2005//\r
  39 // - CVS Reference       : /CAN_6019B.pl/1.1/Tue Mar  8 12:42:22 2005//\r
  40 // - CVS Reference       : /EMACB_6119A.pl/1.5/Thu Feb  3 15:52:04 2005//\r
  41 // - CVS Reference       : /ADC_6051C.pl/1.1/Fri Oct 17 09:12:38 2003//\r
  42 // - CVS Reference       : /AES_6149A.pl/1.10/Mon Feb  7 09:44:25 2005//\r
  43 // - CVS Reference       : /DES3_6150A.pl/1.1/Mon Jan 17 08:34:31 2005//\r
  44 // - ----------------------------------------------------------------------------\r
  45 \r
  46 #ifndef AT91SAM7X256_H\r
  47 #define AT91SAM7X256_H\r
  48 \r
  49 #ifdef __IAR_SYSTEMS_ICC__\r
  50 \r
  51 typedef volatile unsigned int AT91_REG;// Hardware register definition\r
  52 \r
  53 // *****************************************************************************\r
  54 //              SOFTWARE API DEFINITION  FOR System Peripherals\r
  55 // *****************************************************************************\r
  56 typedef struct _AT91S_SYS {\r
  57         AT91_REG         AIC_SMR[32];   // Source Mode Register\r
  58         AT91_REG         AIC_SVR[32];   // Source Vector Register\r
  59         AT91_REG         AIC_IVR;       // IRQ Vector Register\r
  60         AT91_REG         AIC_FVR;       // FIQ Vector Register\r
  61         AT91_REG         AIC_ISR;       // Interrupt Status Register\r
  62         AT91_REG         AIC_IPR;       // Interrupt Pending Register\r
  63         AT91_REG         AIC_IMR;       // Interrupt Mask Register\r
  64         AT91_REG         AIC_CISR;      // Core Interrupt Status Register\r
  65         AT91_REG         Reserved0[2];  // \r
  66         AT91_REG         AIC_IECR;      // Interrupt Enable Command Register\r
  67         AT91_REG         AIC_IDCR;      // Interrupt Disable Command Register\r
  68         AT91_REG         AIC_ICCR;      // Interrupt Clear Command Register\r
  69         AT91_REG         AIC_ISCR;      // Interrupt Set Command Register\r
  70         AT91_REG         AIC_EOICR;     // End of Interrupt Command Register\r
  71         AT91_REG         AIC_SPU;       // Spurious Vector Register\r
  72         AT91_REG         AIC_DCR;       // Debug Control Register (Protect)\r
  73         AT91_REG         Reserved1[1];  // \r
  74         AT91_REG         AIC_FFER;      // Fast Forcing Enable Register\r
  75         AT91_REG         AIC_FFDR;      // Fast Forcing Disable Register\r
  76         AT91_REG         AIC_FFSR;      // Fast Forcing Status Register\r
  77         AT91_REG         Reserved2[45];         // \r
  78         AT91_REG         DBGU_CR;       // Control Register\r
  79         AT91_REG         DBGU_MR;       // Mode Register\r
  80         AT91_REG         DBGU_IER;      // Interrupt Enable Register\r
  81         AT91_REG         DBGU_IDR;      // Interrupt Disable Register\r
  82         AT91_REG         DBGU_IMR;      // Interrupt Mask Register\r
  83         AT91_REG         DBGU_CSR;      // Channel Status Register\r
  84         AT91_REG         DBGU_RHR;      // Receiver Holding Register\r
  85         AT91_REG         DBGU_THR;      // Transmitter Holding Register\r
  86         AT91_REG         DBGU_BRGR;     // Baud Rate Generator Register\r
  87         AT91_REG         Reserved3[7];  // \r
  88         AT91_REG         DBGU_CIDR;     // Chip ID Register\r
  89         AT91_REG         DBGU_EXID;     // Chip ID Extension Register\r
  90         AT91_REG         DBGU_FNTR;     // Force NTRST Register\r
  91         AT91_REG         Reserved4[45];         // \r
  92         AT91_REG         DBGU_RPR;      // Receive Pointer Register\r
  93         AT91_REG         DBGU_RCR;      // Receive Counter Register\r
  94         AT91_REG         DBGU_TPR;      // Transmit Pointer Register\r
  95         AT91_REG         DBGU_TCR;      // Transmit Counter Register\r
  96         AT91_REG         DBGU_RNPR;     // Receive Next Pointer Register\r
  97         AT91_REG         DBGU_RNCR;     // Receive Next Counter Register\r
  98         AT91_REG         DBGU_TNPR;     // Transmit Next Pointer Register\r
  99         AT91_REG         DBGU_TNCR;     // Transmit Next Counter Register\r
 100         AT91_REG         DBGU_PTCR;     // PDC Transfer Control Register\r
 101         AT91_REG         DBGU_PTSR;     // PDC Transfer Status Register\r
 102         AT91_REG         Reserved5[54];         // \r
 103         AT91_REG         PIOA_PER;      // PIO Enable Register\r
 104         AT91_REG         PIOA_PDR;      // PIO Disable Register\r
 105         AT91_REG         PIOA_PSR;      // PIO Status Register\r
 106         AT91_REG         Reserved6[1];  // \r
 107         AT91_REG         PIOA_OER;      // Output Enable Register\r
 108         AT91_REG         PIOA_ODR;      // Output Disable Registerr\r
 109         AT91_REG         PIOA_OSR;      // Output Status Register\r
 110         AT91_REG         Reserved7[1];  // \r
 111         AT91_REG         PIOA_IFER;     // Input Filter Enable Register\r
 112         AT91_REG         PIOA_IFDR;     // Input Filter Disable Register\r
 113         AT91_REG         PIOA_IFSR;     // Input Filter Status Register\r
 114         AT91_REG         Reserved8[1];  // \r
 115         AT91_REG         PIOA_SODR;     // Set Output Data Register\r
 116         AT91_REG         PIOA_CODR;     // Clear Output Data Register\r
 117         AT91_REG         PIOA_ODSR;     // Output Data Status Register\r
 118         AT91_REG         PIOA_PDSR;     // Pin Data Status Register\r
 119         AT91_REG         PIOA_IER;      // Interrupt Enable Register\r
 120         AT91_REG         PIOA_IDR;      // Interrupt Disable Register\r
 121         AT91_REG         PIOA_IMR;      // Interrupt Mask Register\r
 122         AT91_REG         PIOA_ISR;      // Interrupt Status Register\r
 123         AT91_REG         PIOA_MDER;     // Multi-driver Enable Register\r
 124         AT91_REG         PIOA_MDDR;     // Multi-driver Disable Register\r
 125         AT91_REG         PIOA_MDSR;     // Multi-driver Status Register\r
 126         AT91_REG         Reserved9[1];  // \r
 127         AT91_REG         PIOA_PPUDR;    // Pull-up Disable Register\r
 128         AT91_REG         PIOA_PPUER;    // Pull-up Enable Register\r
 129         AT91_REG         PIOA_PPUSR;    // Pull-up Status Register\r
 130         AT91_REG         Reserved10[1];         // \r
 131         AT91_REG         PIOA_ASR;      // Select A Register\r
 132         AT91_REG         PIOA_BSR;      // Select B Register\r
 133         AT91_REG         PIOA_ABSR;     // AB Select Status Register\r
 134         AT91_REG         Reserved11[9];         // \r
 135         AT91_REG         PIOA_OWER;     // Output Write Enable Register\r
 136         AT91_REG         PIOA_OWDR;     // Output Write Disable Register\r
 137         AT91_REG         PIOA_OWSR;     // Output Write Status Register\r
 138         AT91_REG         Reserved12[85];        // \r
 139         AT91_REG         PIOB_PER;      // PIO Enable Register\r
 140         AT91_REG         PIOB_PDR;      // PIO Disable Register\r
 141         AT91_REG         PIOB_PSR;      // PIO Status Register\r
 142         AT91_REG         Reserved13[1];         // \r
 143         AT91_REG         PIOB_OER;      // Output Enable Register\r
 144         AT91_REG         PIOB_ODR;      // Output Disable Registerr\r
 145         AT91_REG         PIOB_OSR;      // Output Status Register\r
 146         AT91_REG         Reserved14[1];         // \r
 147         AT91_REG         PIOB_IFER;     // Input Filter Enable Register\r
 148         AT91_REG         PIOB_IFDR;     // Input Filter Disable Register\r
 149         AT91_REG         PIOB_IFSR;     // Input Filter Status Register\r
 150         AT91_REG         Reserved15[1];         // \r
 151         AT91_REG         PIOB_SODR;     // Set Output Data Register\r
 152         AT91_REG         PIOB_CODR;     // Clear Output Data Register\r
 153         AT91_REG         PIOB_ODSR;     // Output Data Status Register\r
 154         AT91_REG         PIOB_PDSR;     // Pin Data Status Register\r
 155         AT91_REG         PIOB_IER;      // Interrupt Enable Register\r
 156         AT91_REG         PIOB_IDR;      // Interrupt Disable Register\r
 157         AT91_REG         PIOB_IMR;      // Interrupt Mask Register\r
 158         AT91_REG         PIOB_ISR;      // Interrupt Status Register\r
 159         AT91_REG         PIOB_MDER;     // Multi-driver Enable Register\r
 160         AT91_REG         PIOB_MDDR;     // Multi-driver Disable Register\r
 161         AT91_REG         PIOB_MDSR;     // Multi-driver Status Register\r
 162         AT91_REG         Reserved16[1];         // \r
 163         AT91_REG         PIOB_PPUDR;    // Pull-up Disable Register\r
 164         AT91_REG         PIOB_PPUER;    // Pull-up Enable Register\r
 165         AT91_REG         PIOB_PPUSR;    // Pull-up Status Register\r
 166         AT91_REG         Reserved17[1];         // \r
 167         AT91_REG         PIOB_ASR;      // Select A Register\r
 168         AT91_REG         PIOB_BSR;      // Select B Register\r
 169         AT91_REG         PIOB_ABSR;     // AB Select Status Register\r
 170         AT91_REG         Reserved18[9];         // \r
 171         AT91_REG         PIOB_OWER;     // Output Write Enable Register\r
 172         AT91_REG         PIOB_OWDR;     // Output Write Disable Register\r
 173         AT91_REG         PIOB_OWSR;     // Output Write Status Register\r
 174         AT91_REG         Reserved19[341];       // \r
 175         AT91_REG         PMC_SCER;      // System Clock Enable Register\r
 176         AT91_REG         PMC_SCDR;      // System Clock Disable Register\r
 177         AT91_REG         PMC_SCSR;      // System Clock Status Register\r
 178         AT91_REG         Reserved20[1];         // \r
 179         AT91_REG         PMC_PCER;      // Peripheral Clock Enable Register\r
 180         AT91_REG         PMC_PCDR;      // Peripheral Clock Disable Register\r
 181         AT91_REG         PMC_PCSR;      // Peripheral Clock Status Register\r
 182         AT91_REG         Reserved21[1];         // \r
 183         AT91_REG         PMC_MOR;       // Main Oscillator Register\r
 184         AT91_REG         PMC_MCFR;      // Main Clock  Frequency Register\r
 185         AT91_REG         Reserved22[1];         // \r
 186         AT91_REG         PMC_PLLR;      // PLL Register\r
 187         AT91_REG         PMC_MCKR;      // Master Clock Register\r
 188         AT91_REG         Reserved23[3];         // \r
 189         AT91_REG         PMC_PCKR[4];   // Programmable Clock Register\r
 190         AT91_REG         Reserved24[4];         // \r
 191         AT91_REG         PMC_IER;       // Interrupt Enable Register\r
 192         AT91_REG         PMC_IDR;       // Interrupt Disable Register\r
 193         AT91_REG         PMC_SR;        // Status Register\r
 194         AT91_REG         PMC_IMR;       // Interrupt Mask Register\r
 195         AT91_REG         Reserved25[36];        // \r
 196         AT91_REG         RSTC_RCR;      // Reset Control Register\r
 197         AT91_REG         RSTC_RSR;      // Reset Status Register\r
 198         AT91_REG         RSTC_RMR;      // Reset Mode Register\r
 199         AT91_REG         Reserved26[5];         // \r
 200         AT91_REG         RTTC_RTMR;     // Real-time Mode Register\r
 201         AT91_REG         RTTC_RTAR;     // Real-time Alarm Register\r
 202         AT91_REG         RTTC_RTVR;     // Real-time Value Register\r
 203         AT91_REG         RTTC_RTSR;     // Real-time Status Register\r
 204         AT91_REG         PITC_PIMR;     // Period Interval Mode Register\r
 205         AT91_REG         PITC_PISR;     // Period Interval Status Register\r
 206         AT91_REG         PITC_PIVR;     // Period Interval Value Register\r
 207         AT91_REG         PITC_PIIR;     // Period Interval Image Register\r
 208         AT91_REG         WDTC_WDCR;     // Watchdog Control Register\r
 209         AT91_REG         WDTC_WDMR;     // Watchdog Mode Register\r
 210         AT91_REG         WDTC_WDSR;     // Watchdog Status Register\r
 211         AT91_REG         Reserved27[5];         // \r
 212         AT91_REG         VREG_MR;       // Voltage Regulator Mode Register\r
 213 } AT91S_SYS, *AT91PS_SYS;\r
 214 \r
 215 \r
 216 // *****************************************************************************\r
 217 //              SOFTWARE API DEFINITION  FOR Advanced Interrupt Controller\r
 218 // *****************************************************************************\r
 219 typedef struct _AT91S_AIC {\r
 220         AT91_REG         AIC_SMR[32];   // Source Mode Register\r
 221         AT91_REG         AIC_SVR[32];   // Source Vector Register\r
 222         AT91_REG         AIC_IVR;       // IRQ Vector Register\r
 223         AT91_REG         AIC_FVR;       // FIQ Vector Register\r
 224         AT91_REG         AIC_ISR;       // Interrupt Status Register\r
 225         AT91_REG         AIC_IPR;       // Interrupt Pending Register\r
 226         AT91_REG         AIC_IMR;       // Interrupt Mask Register\r
 227         AT91_REG         AIC_CISR;      // Core Interrupt Status Register\r
 228         AT91_REG         Reserved0[2];  // \r
 229         AT91_REG         AIC_IECR;      // Interrupt Enable Command Register\r
 230         AT91_REG         AIC_IDCR;      // Interrupt Disable Command Register\r
 231         AT91_REG         AIC_ICCR;      // Interrupt Clear Command Register\r
 232         AT91_REG         AIC_ISCR;      // Interrupt Set Command Register\r
 233         AT91_REG         AIC_EOICR;     // End of Interrupt Command Register\r
 234         AT91_REG         AIC_SPU;       // Spurious Vector Register\r
 235         AT91_REG         AIC_DCR;       // Debug Control Register (Protect)\r
 236         AT91_REG         Reserved1[1];  // \r
 237         AT91_REG         AIC_FFER;      // Fast Forcing Enable Register\r
 238         AT91_REG         AIC_FFDR;      // Fast Forcing Disable Register\r
 239         AT91_REG         AIC_FFSR;      // Fast Forcing Status Register\r
 240 } AT91S_AIC, *AT91PS_AIC;\r
 241 \r
 242 // -------- AIC_SMR : (AIC Offset: 0x0) Control Register -------- \r
 243 #define AT91C_AIC_PRIOR       ((unsigned int) 0x7 <<  0) // (AIC) Priority Level\r
 244 #define         AT91C_AIC_PRIOR_LOWEST               ((unsigned int) 0x0) // (AIC) Lowest priority level\r
 245 #define         AT91C_AIC_PRIOR_HIGHEST              ((unsigned int) 0x7) // (AIC) Highest priority level\r
 246 #define AT91C_AIC_SRCTYPE     ((unsigned int) 0x3 <<  5) // (AIC) Interrupt Source Type\r
 247 #define         AT91C_AIC_SRCTYPE_INT_HIGH_LEVEL       ((unsigned int) 0x0 <<  5) // (AIC) Internal Sources Code Label High-level Sensitive\r
 248 #define         AT91C_AIC_SRCTYPE_EXT_LOW_LEVEL        ((unsigned int) 0x0 <<  5) // (AIC) External Sources Code Label Low-level Sensitive\r
 249 #define         AT91C_AIC_SRCTYPE_INT_POSITIVE_EDGE    ((unsigned int) 0x1 <<  5) // (AIC) Internal Sources Code Label Positive Edge triggered\r
 250 #define         AT91C_AIC_SRCTYPE_EXT_NEGATIVE_EDGE    ((unsigned int) 0x1 <<  5) // (AIC) External Sources Code Label Negative Edge triggered\r
 251 #define         AT91C_AIC_SRCTYPE_HIGH_LEVEL           ((unsigned int) 0x2 <<  5) // (AIC) Internal Or External Sources Code Label High-level Sensitive\r
 252 #define         AT91C_AIC_SRCTYPE_POSITIVE_EDGE        ((unsigned int) 0x3 <<  5) // (AIC) Internal Or External Sources Code Label Positive Edge triggered\r
 253 // -------- AIC_CISR : (AIC Offset: 0x114) AIC Core Interrupt Status Register -------- \r
 254 #define AT91C_AIC_NFIQ        ((unsigned int) 0x1 <<  0) // (AIC) NFIQ Status\r
 255 #define AT91C_AIC_NIRQ        ((unsigned int) 0x1 <<  1) // (AIC) NIRQ Status\r
 256 // -------- AIC_DCR : (AIC Offset: 0x138) AIC Debug Control Register (Protect) -------- \r
 257 #define AT91C_AIC_DCR_PROT    ((unsigned int) 0x1 <<  0) // (AIC) Protection Mode\r
 258 #define AT91C_AIC_DCR_GMSK    ((unsigned int) 0x1 <<  1) // (AIC) General Mask\r
 259 \r
 260 // *****************************************************************************\r
 261 //              SOFTWARE API DEFINITION  FOR Peripheral DMA Controller\r
 262 // *****************************************************************************\r
 263 typedef struct _AT91S_PDC {\r
 264         AT91_REG         PDC_RPR;       // Receive Pointer Register\r
 265         AT91_REG         PDC_RCR;       // Receive Counter Register\r
 266         AT91_REG         PDC_TPR;       // Transmit Pointer Register\r
 267         AT91_REG         PDC_TCR;       // Transmit Counter Register\r
 268         AT91_REG         PDC_RNPR;      // Receive Next Pointer Register\r
 269         AT91_REG         PDC_RNCR;      // Receive Next Counter Register\r
 270         AT91_REG         PDC_TNPR;      // Transmit Next Pointer Register\r
 271         AT91_REG         PDC_TNCR;      // Transmit Next Counter Register\r
 272         AT91_REG         PDC_PTCR;      // PDC Transfer Control Register\r
 273         AT91_REG         PDC_PTSR;      // PDC Transfer Status Register\r
 274 } AT91S_PDC, *AT91PS_PDC;\r
 275 \r
 276 // -------- PDC_PTCR : (PDC Offset: 0x20) PDC Transfer Control Register -------- \r
 277 #define AT91C_PDC_RXTEN       ((unsigned int) 0x1 <<  0) // (PDC) Receiver Transfer Enable\r
 278 #define AT91C_PDC_RXTDIS      ((unsigned int) 0x1 <<  1) // (PDC) Receiver Transfer Disable\r
 279 #define AT91C_PDC_TXTEN       ((unsigned int) 0x1 <<  8) // (PDC) Transmitter Transfer Enable\r
 280 #define AT91C_PDC_TXTDIS      ((unsigned int) 0x1 <<  9) // (PDC) Transmitter Transfer Disable\r
 281 // -------- PDC_PTSR : (PDC Offset: 0x24) PDC Transfer Status Register -------- \r
 282 \r
 283 // *****************************************************************************\r
 284 //              SOFTWARE API DEFINITION  FOR Debug Unit\r
 285 // *****************************************************************************\r
 286 typedef struct _AT91S_DBGU {\r
 287         AT91_REG         DBGU_CR;       // Control Register\r
 288         AT91_REG         DBGU_MR;       // Mode Register\r
 289         AT91_REG         DBGU_IER;      // Interrupt Enable Register\r
 290         AT91_REG         DBGU_IDR;      // Interrupt Disable Register\r
 291         AT91_REG         DBGU_IMR;      // Interrupt Mask Register\r
 292         AT91_REG         DBGU_CSR;      // Channel Status Register\r
 293         AT91_REG         DBGU_RHR;      // Receiver Holding Register\r
 294         AT91_REG         DBGU_THR;      // Transmitter Holding Register\r
 295         AT91_REG         DBGU_BRGR;     // Baud Rate Generator Register\r
 296         AT91_REG         Reserved0[7];  // \r
 297         AT91_REG         DBGU_CIDR;     // Chip ID Register\r
 298         AT91_REG         DBGU_EXID;     // Chip ID Extension Register\r
 299         AT91_REG         DBGU_FNTR;     // Force NTRST Register\r
 300         AT91_REG         Reserved1[45];         // \r
 301         AT91_REG         DBGU_RPR;      // Receive Pointer Register\r
 302         AT91_REG         DBGU_RCR;      // Receive Counter Register\r
 303         AT91_REG         DBGU_TPR;      // Transmit Pointer Register\r
 304         AT91_REG         DBGU_TCR;      // Transmit Counter Register\r
 305         AT91_REG         DBGU_RNPR;     // Receive Next Pointer Register\r
 306         AT91_REG         DBGU_RNCR;     // Receive Next Counter Register\r
 307         AT91_REG         DBGU_TNPR;     // Transmit Next Pointer Register\r
 308         AT91_REG         DBGU_TNCR;     // Transmit Next Counter Register\r
 309         AT91_REG         DBGU_PTCR;     // PDC Transfer Control Register\r
 310         AT91_REG         DBGU_PTSR;     // PDC Transfer Status Register\r
 311 } AT91S_DBGU, *AT91PS_DBGU;\r
 312 \r
 313 // -------- DBGU_CR : (DBGU Offset: 0x0) Debug Unit Control Register -------- \r
 314 #define AT91C_US_RSTRX        ((unsigned int) 0x1 <<  2) // (DBGU) Reset Receiver\r
 315 #define AT91C_US_RSTTX        ((unsigned int) 0x1 <<  3) // (DBGU) Reset Transmitter\r
 316 #define AT91C_US_RXEN         ((unsigned int) 0x1 <<  4) // (DBGU) Receiver Enable\r
 317 #define AT91C_US_RXDIS        ((unsigned int) 0x1 <<  5) // (DBGU) Receiver Disable\r
 318 #define AT91C_US_TXEN         ((unsigned int) 0x1 <<  6) // (DBGU) Transmitter Enable\r
 319 #define AT91C_US_TXDIS        ((unsigned int) 0x1 <<  7) // (DBGU) Transmitter Disable\r
 320 #define AT91C_US_RSTSTA       ((unsigned int) 0x1 <<  8) // (DBGU) Reset Status Bits\r
 321 // -------- DBGU_MR : (DBGU Offset: 0x4) Debug Unit Mode Register -------- \r
 322 #define AT91C_US_PAR          ((unsigned int) 0x7 <<  9) // (DBGU) Parity type\r
 323 #define         AT91C_US_PAR_EVEN                 ((unsigned int) 0x0 <<  9) // (DBGU) Even Parity\r
 324 #define         AT91C_US_PAR_ODD                  ((unsigned int) 0x1 <<  9) // (DBGU) Odd Parity\r
 325 #define         AT91C_US_PAR_SPACE                ((unsigned int) 0x2 <<  9) // (DBGU) Parity forced to 0 (Space)\r
 326 #define         AT91C_US_PAR_MARK                 ((unsigned int) 0x3 <<  9) // (DBGU) Parity forced to 1 (Mark)\r
 327 #define         AT91C_US_PAR_NONE                 ((unsigned int) 0x4 <<  9) // (DBGU) No Parity\r
 328 #define         AT91C_US_PAR_MULTI_DROP           ((unsigned int) 0x6 <<  9) // (DBGU) Multi-drop mode\r
 329 #define AT91C_US_CHMODE       ((unsigned int) 0x3 << 14) // (DBGU) Channel Mode\r
 330 #define         AT91C_US_CHMODE_NORMAL               ((unsigned int) 0x0 << 14) // (DBGU) Normal Mode: The USART channel operates as an RX/TX USART.\r
 331 #define         AT91C_US_CHMODE_AUTO                 ((unsigned int) 0x1 << 14) // (DBGU) Automatic Echo: Receiver Data Input is connected to the TXD pin.\r
 332 #define         AT91C_US_CHMODE_LOCAL                ((unsigned int) 0x2 << 14) // (DBGU) Local Loopback: Transmitter Output Signal is connected to Receiver Input Signal.\r
 333 #define         AT91C_US_CHMODE_REMOTE               ((unsigned int) 0x3 << 14) // (DBGU) Remote Loopback: RXD pin is internally connected to TXD pin.\r
 334 // -------- DBGU_IER : (DBGU Offset: 0x8) Debug Unit Interrupt Enable Register -------- \r
 335 #define AT91C_US_RXRDY        ((unsigned int) 0x1 <<  0) // (DBGU) RXRDY Interrupt\r
 336 #define AT91C_US_TXRDY        ((unsigned int) 0x1 <<  1) // (DBGU) TXRDY Interrupt\r
 337 #define AT91C_US_ENDRX        ((unsigned int) 0x1 <<  3) // (DBGU) End of Receive Transfer Interrupt\r
 338 #define AT91C_US_ENDTX        ((unsigned int) 0x1 <<  4) // (DBGU) End of Transmit Interrupt\r
 339 #define AT91C_US_OVRE         ((unsigned int) 0x1 <<  5) // (DBGU) Overrun Interrupt\r
 340 #define AT91C_US_FRAME        ((unsigned int) 0x1 <<  6) // (DBGU) Framing Error Interrupt\r
 341 #define AT91C_US_PARE         ((unsigned int) 0x1 <<  7) // (DBGU) Parity Error Interrupt\r
 342 #define AT91C_US_TXEMPTY      ((unsigned int) 0x1 <<  9) // (DBGU) TXEMPTY Interrupt\r
 343 #define AT91C_US_TXBUFE       ((unsigned int) 0x1 << 11) // (DBGU) TXBUFE Interrupt\r
 344 #define AT91C_US_RXBUFF       ((unsigned int) 0x1 << 12) // (DBGU) RXBUFF Interrupt\r
 345 #define AT91C_US_COMM_TX      ((unsigned int) 0x1 << 30) // (DBGU) COMM_TX Interrupt\r
 346 #define AT91C_US_COMM_RX      ((unsigned int) 0x1 << 31) // (DBGU) COMM_RX Interrupt\r
 347 // -------- DBGU_IDR : (DBGU Offset: 0xc) Debug Unit Interrupt Disable Register -------- \r
 348 // -------- DBGU_IMR : (DBGU Offset: 0x10) Debug Unit Interrupt Mask Register -------- \r
 349 // -------- DBGU_CSR : (DBGU Offset: 0x14) Debug Unit Channel Status Register -------- \r
 350 // -------- DBGU_FNTR : (DBGU Offset: 0x48) Debug Unit FORCE_NTRST Register -------- \r
 351 #define AT91C_US_FORCE_NTRST  ((unsigned int) 0x1 <<  0) // (DBGU) Force NTRST in JTAG\r
 352 \r
 353 // *****************************************************************************\r
 354 //              SOFTWARE API DEFINITION  FOR Parallel Input Output Controler\r
 355 // *****************************************************************************\r
 356 typedef struct _AT91S_PIO {\r
 357         AT91_REG         PIO_PER;       // PIO Enable Register\r
 358         AT91_REG         PIO_PDR;       // PIO Disable Register\r
 359         AT91_REG         PIO_PSR;       // PIO Status Register\r
 360         AT91_REG         Reserved0[1];  // \r
 361         AT91_REG         PIO_OER;       // Output Enable Register\r
 362         AT91_REG         PIO_ODR;       // Output Disable Registerr\r
 363         AT91_REG         PIO_OSR;       // Output Status Register\r
 364         AT91_REG         Reserved1[1];  // \r
 365         AT91_REG         PIO_IFER;      // Input Filter Enable Register\r
 366         AT91_REG         PIO_IFDR;      // Input Filter Disable Register\r
 367         AT91_REG         PIO_IFSR;      // Input Filter Status Register\r
 368         AT91_REG         Reserved2[1];  // \r
 369         AT91_REG         PIO_SODR;      // Set Output Data Register\r
 370         AT91_REG         PIO_CODR;      // Clear Output Data Register\r
 371         AT91_REG         PIO_ODSR;      // Output Data Status Register\r
 372         AT91_REG         PIO_PDSR;      // Pin Data Status Register\r
 373         AT91_REG         PIO_IER;       // Interrupt Enable Register\r
 374         AT91_REG         PIO_IDR;       // Interrupt Disable Register\r
 375         AT91_REG         PIO_IMR;       // Interrupt Mask Register\r
 376         AT91_REG         PIO_ISR;       // Interrupt Status Register\r
 377         AT91_REG         PIO_MDER;      // Multi-driver Enable Register\r
 378         AT91_REG         PIO_MDDR;      // Multi-driver Disable Register\r
 379         AT91_REG         PIO_MDSR;      // Multi-driver Status Register\r
 380         AT91_REG         Reserved3[1];  // \r
 381         AT91_REG         PIO_PPUDR;     // Pull-up Disable Register\r
 382         AT91_REG         PIO_PPUER;     // Pull-up Enable Register\r
 383         AT91_REG         PIO_PPUSR;     // Pull-up Status Register\r
 384         AT91_REG         Reserved4[1];  // \r
 385         AT91_REG         PIO_ASR;       // Select A Register\r
 386         AT91_REG         PIO_BSR;       // Select B Register\r
 387         AT91_REG         PIO_ABSR;      // AB Select Status Register\r
 388         AT91_REG         Reserved5[9];  // \r
 389         AT91_REG         PIO_OWER;      // Output Write Enable Register\r
 390         AT91_REG         PIO_OWDR;      // Output Write Disable Register\r
 391         AT91_REG         PIO_OWSR;      // Output Write Status Register\r
 392 } AT91S_PIO, *AT91PS_PIO;\r
 393 \r
 394 \r
 395 // *****************************************************************************\r
 396 //              SOFTWARE API DEFINITION  FOR Clock Generator Controler\r
 397 // *****************************************************************************\r
 398 typedef struct _AT91S_CKGR {\r
 399         AT91_REG         CKGR_MOR;      // Main Oscillator Register\r
 400         AT91_REG         CKGR_MCFR;     // Main Clock  Frequency Register\r
 401         AT91_REG         Reserved0[1];  // \r
 402         AT91_REG         CKGR_PLLR;     // PLL Register\r
 403 } AT91S_CKGR, *AT91PS_CKGR;\r
 404 \r
 405 // -------- CKGR_MOR : (CKGR Offset: 0x0) Main Oscillator Register -------- \r
 406 #define AT91C_CKGR_MOSCEN     ((unsigned int) 0x1 <<  0) // (CKGR) Main Oscillator Enable\r
 407 #define AT91C_CKGR_OSCBYPASS  ((unsigned int) 0x1 <<  1) // (CKGR) Main Oscillator Bypass\r
 408 #define AT91C_CKGR_OSCOUNT    ((unsigned int) 0xFF <<  8) // (CKGR) Main Oscillator Start-up Time\r
 409 // -------- CKGR_MCFR : (CKGR Offset: 0x4) Main Clock Frequency Register -------- \r
 410 #define AT91C_CKGR_MAINF      ((unsigned int) 0xFFFF <<  0) // (CKGR) Main Clock Frequency\r
 411 #define AT91C_CKGR_MAINRDY    ((unsigned int) 0x1 << 16) // (CKGR) Main Clock Ready\r
 412 // -------- CKGR_PLLR : (CKGR Offset: 0xc) PLL B Register -------- \r
 413 #define AT91C_CKGR_DIV        ((unsigned int) 0xFF <<  0) // (CKGR) Divider Selected\r
 414 #define         AT91C_CKGR_DIV_0                    ((unsigned int) 0x0) // (CKGR) Divider output is 0\r
 415 #define         AT91C_CKGR_DIV_BYPASS               ((unsigned int) 0x1) // (CKGR) Divider is bypassed\r
 416 #define AT91C_CKGR_PLLCOUNT   ((unsigned int) 0x3F <<  8) // (CKGR) PLL Counter\r
 417 #define AT91C_CKGR_OUT        ((unsigned int) 0x3 << 14) // (CKGR) PLL Output Frequency Range\r
 418 #define         AT91C_CKGR_OUT_0                    ((unsigned int) 0x0 << 14) // (CKGR) Please refer to the PLL datasheet\r
 419 #define         AT91C_CKGR_OUT_1                    ((unsigned int) 0x1 << 14) // (CKGR) Please refer to the PLL datasheet\r
 420 #define         AT91C_CKGR_OUT_2                    ((unsigned int) 0x2 << 14) // (CKGR) Please refer to the PLL datasheet\r
 421 #define         AT91C_CKGR_OUT_3                    ((unsigned int) 0x3 << 14) // (CKGR) Please refer to the PLL datasheet\r
 422 #define AT91C_CKGR_MUL        ((unsigned int) 0x7FF << 16) // (CKGR) PLL Multiplier\r
 423 #define AT91C_CKGR_USBDIV     ((unsigned int) 0x3 << 28) // (CKGR) Divider for USB Clocks\r
 424 #define         AT91C_CKGR_USBDIV_0                    ((unsigned int) 0x0 << 28) // (CKGR) Divider output is PLL clock output\r
 425 #define         AT91C_CKGR_USBDIV_1                    ((unsigned int) 0x1 << 28) // (CKGR) Divider output is PLL clock output divided by 2\r
 426 #define         AT91C_CKGR_USBDIV_2                    ((unsigned int) 0x2 << 28) // (CKGR) Divider output is PLL clock output divided by 4\r
 427 \r
 428 // *****************************************************************************\r
 429 //              SOFTWARE API DEFINITION  FOR Power Management Controler\r
 430 // *****************************************************************************\r
 431 typedef struct _AT91S_PMC {\r
 432         AT91_REG         PMC_SCER;      // System Clock Enable Register\r
 433         AT91_REG         PMC_SCDR;      // System Clock Disable Register\r
 434         AT91_REG         PMC_SCSR;      // System Clock Status Register\r
 435         AT91_REG         Reserved0[1];  // \r
 436         AT91_REG         PMC_PCER;      // Peripheral Clock Enable Register\r
 437         AT91_REG         PMC_PCDR;      // Peripheral Clock Disable Register\r
 438         AT91_REG         PMC_PCSR;      // Peripheral Clock Status Register\r
 439         AT91_REG         Reserved1[1];  // \r
 440         AT91_REG         PMC_MOR;       // Main Oscillator Register\r
 441         AT91_REG         PMC_MCFR;      // Main Clock  Frequency Register\r
 442         AT91_REG         Reserved2[1];  // \r
 443         AT91_REG         PMC_PLLR;      // PLL Register\r
 444         AT91_REG         PMC_MCKR;      // Master Clock Register\r
 445         AT91_REG         Reserved3[3];  // \r
 446         AT91_REG         PMC_PCKR[4];   // Programmable Clock Register\r
 447         AT91_REG         Reserved4[4];  // \r
 448         AT91_REG         PMC_IER;       // Interrupt Enable Register\r
 449         AT91_REG         PMC_IDR;       // Interrupt Disable Register\r
 450         AT91_REG         PMC_SR;        // Status Register\r
 451         AT91_REG         PMC_IMR;       // Interrupt Mask Register\r
 452 } AT91S_PMC, *AT91PS_PMC;\r
 453 \r
 454 // -------- PMC_SCER : (PMC Offset: 0x0) System Clock Enable Register -------- \r
 455 #define AT91C_PMC_PCK         ((unsigned int) 0x1 <<  0) // (PMC) Processor Clock\r
 456 #define AT91C_PMC_UDP         ((unsigned int) 0x1 <<  7) // (PMC) USB Device Port Clock\r
 457 #define AT91C_PMC_PCK0        ((unsigned int) 0x1 <<  8) // (PMC) Programmable Clock Output\r
 458 #define AT91C_PMC_PCK1        ((unsigned int) 0x1 <<  9) // (PMC) Programmable Clock Output\r
 459 #define AT91C_PMC_PCK2        ((unsigned int) 0x1 << 10) // (PMC) Programmable Clock Output\r
 460 #define AT91C_PMC_PCK3        ((unsigned int) 0x1 << 11) // (PMC) Programmable Clock Output\r
 461 // -------- PMC_SCDR : (PMC Offset: 0x4) System Clock Disable Register -------- \r
 462 // -------- PMC_SCSR : (PMC Offset: 0x8) System Clock Status Register -------- \r
 463 // -------- CKGR_MOR : (PMC Offset: 0x20) Main Oscillator Register -------- \r
 464 // -------- CKGR_MCFR : (PMC Offset: 0x24) Main Clock Frequency Register -------- \r
 465 // -------- CKGR_PLLR : (PMC Offset: 0x2c) PLL B Register -------- \r
 466 // -------- PMC_MCKR : (PMC Offset: 0x30) Master Clock Register -------- \r
 467 #define AT91C_PMC_CSS         ((unsigned int) 0x3 <<  0) // (PMC) Programmable Clock Selection\r
 468 #define         AT91C_PMC_CSS_SLOW_CLK             ((unsigned int) 0x0) // (PMC) Slow Clock is selected\r
 469 #define         AT91C_PMC_CSS_MAIN_CLK             ((unsigned int) 0x1) // (PMC) Main Clock is selected\r
 470 #define         AT91C_PMC_CSS_PLL_CLK              ((unsigned int) 0x3) // (PMC) Clock from PLL is selected\r
 471 #define AT91C_PMC_PRES        ((unsigned int) 0x7 <<  2) // (PMC) Programmable Clock Prescaler\r
 472 #define         AT91C_PMC_PRES_CLK                  ((unsigned int) 0x0 <<  2) // (PMC) Selected clock\r
 473 #define         AT91C_PMC_PRES_CLK_2                ((unsigned int) 0x1 <<  2) // (PMC) Selected clock divided by 2\r
 474 #define         AT91C_PMC_PRES_CLK_4                ((unsigned int) 0x2 <<  2) // (PMC) Selected clock divided by 4\r
 475 #define         AT91C_PMC_PRES_CLK_8                ((unsigned int) 0x3 <<  2) // (PMC) Selected clock divided by 8\r
 476 #define         AT91C_PMC_PRES_CLK_16               ((unsigned int) 0x4 <<  2) // (PMC) Selected clock divided by 16\r
 477 #define         AT91C_PMC_PRES_CLK_32               ((unsigned int) 0x5 <<  2) // (PMC) Selected clock divided by 32\r
 478 #define         AT91C_PMC_PRES_CLK_64               ((unsigned int) 0x6 <<  2) // (PMC) Selected clock divided by 64\r
 479 // -------- PMC_PCKR : (PMC Offset: 0x40) Programmable Clock Register -------- \r
 480 // -------- PMC_IER : (PMC Offset: 0x60) PMC Interrupt Enable Register -------- \r
 481 #define AT91C_PMC_MOSCS       ((unsigned int) 0x1 <<  0) // (PMC) MOSC Status/Enable/Disable/Mask\r
 482 #define AT91C_PMC_LOCK        ((unsigned int) 0x1 <<  2) // (PMC) PLL Status/Enable/Disable/Mask\r
 483 #define AT91C_PMC_MCKRDY      ((unsigned int) 0x1 <<  3) // (PMC) MCK_RDY Status/Enable/Disable/Mask\r
 484 #define AT91C_PMC_PCK0RDY     ((unsigned int) 0x1 <<  8) // (PMC) PCK0_RDY Status/Enable/Disable/Mask\r
 485 #define AT91C_PMC_PCK1RDY     ((unsigned int) 0x1 <<  9) // (PMC) PCK1_RDY Status/Enable/Disable/Mask\r
 486 #define AT91C_PMC_PCK2RDY     ((unsigned int) 0x1 << 10) // (PMC) PCK2_RDY Status/Enable/Disable/Mask\r
 487 #define AT91C_PMC_PCK3RDY     ((unsigned int) 0x1 << 11) // (PMC) PCK3_RDY Status/Enable/Disable/Mask\r
 488 // -------- PMC_IDR : (PMC Offset: 0x64) PMC Interrupt Disable Register -------- \r
 489 // -------- PMC_SR : (PMC Offset: 0x68) PMC Status Register -------- \r
 490 // -------- PMC_IMR : (PMC Offset: 0x6c) PMC Interrupt Mask Register -------- \r
 491 \r
 492 // *****************************************************************************\r
 493 //              SOFTWARE API DEFINITION  FOR Reset Controller Interface\r
 494 // *****************************************************************************\r
 495 typedef struct _AT91S_RSTC {\r
 496         AT91_REG         RSTC_RCR;      // Reset Control Register\r
 497         AT91_REG         RSTC_RSR;      // Reset Status Register\r
 498         AT91_REG         RSTC_RMR;      // Reset Mode Register\r
 499 } AT91S_RSTC, *AT91PS_RSTC;\r
 500 \r
 501 // -------- RSTC_RCR : (RSTC Offset: 0x0) Reset Control Register -------- \r
 502 #define AT91C_RSTC_PROCRST    ((unsigned int) 0x1 <<  0) // (RSTC) Processor Reset\r
 503 #define AT91C_RSTC_PERRST     ((unsigned int) 0x1 <<  2) // (RSTC) Peripheral Reset\r
 504 #define AT91C_RSTC_EXTRST     ((unsigned int) 0x1 <<  3) // (RSTC) External Reset\r
 505 #define AT91C_RSTC_KEY        ((unsigned int) 0xFF << 24) // (RSTC) Password\r
 506 // -------- RSTC_RSR : (RSTC Offset: 0x4) Reset Status Register -------- \r
 507 #define AT91C_RSTC_URSTS      ((unsigned int) 0x1 <<  0) // (RSTC) User Reset Status\r
 508 #define AT91C_RSTC_BODSTS     ((unsigned int) 0x1 <<  1) // (RSTC) Brownout Detection Status\r
 509 #define AT91C_RSTC_RSTTYP     ((unsigned int) 0x7 <<  8) // (RSTC) Reset Type\r
 510 #define         AT91C_RSTC_RSTTYP_POWERUP              ((unsigned int) 0x0 <<  8) // (RSTC) Power-up Reset. VDDCORE rising.\r
 511 #define         AT91C_RSTC_RSTTYP_WAKEUP               ((unsigned int) 0x1 <<  8) // (RSTC) WakeUp Reset. VDDCORE rising.\r
 512 #define         AT91C_RSTC_RSTTYP_WATCHDOG             ((unsigned int) 0x2 <<  8) // (RSTC) Watchdog Reset. Watchdog overflow occured.\r
 513 #define         AT91C_RSTC_RSTTYP_SOFTWARE             ((unsigned int) 0x3 <<  8) // (RSTC) Software Reset. Processor reset required by the software.\r
 514 #define         AT91C_RSTC_RSTTYP_USER                 ((unsigned int) 0x4 <<  8) // (RSTC) User Reset. NRST pin detected low.\r
 515 #define         AT91C_RSTC_RSTTYP_BROWNOUT             ((unsigned int) 0x5 <<  8) // (RSTC) Brownout Reset occured.\r
 516 #define AT91C_RSTC_NRSTL      ((unsigned int) 0x1 << 16) // (RSTC) NRST pin level\r
 517 #define AT91C_RSTC_SRCMP      ((unsigned int) 0x1 << 17) // (RSTC) Software Reset Command in Progress.\r
 518 // -------- RSTC_RMR : (RSTC Offset: 0x8) Reset Mode Register -------- \r
 519 #define AT91C_RSTC_URSTEN     ((unsigned int) 0x1 <<  0) // (RSTC) User Reset Enable\r
 520 #define AT91C_RSTC_URSTIEN    ((unsigned int) 0x1 <<  4) // (RSTC) User Reset Interrupt Enable\r
 521 #define AT91C_RSTC_ERSTL      ((unsigned int) 0xF <<  8) // (RSTC) User Reset Enable\r
 522 #define AT91C_RSTC_BODIEN     ((unsigned int) 0x1 << 16) // (RSTC) Brownout Detection Interrupt Enable\r
 523 \r
 524 // *****************************************************************************\r
 525 //              SOFTWARE API DEFINITION  FOR Real Time Timer Controller Interface\r
 526 // *****************************************************************************\r
 527 typedef struct _AT91S_RTTC {\r
 528         AT91_REG         RTTC_RTMR;     // Real-time Mode Register\r
 529         AT91_REG         RTTC_RTAR;     // Real-time Alarm Register\r
 530         AT91_REG         RTTC_RTVR;     // Real-time Value Register\r
 531         AT91_REG         RTTC_RTSR;     // Real-time Status Register\r
 532 } AT91S_RTTC, *AT91PS_RTTC;\r
 533 \r
 534 // -------- RTTC_RTMR : (RTTC Offset: 0x0) Real-time Mode Register -------- \r
 535 #define AT91C_RTTC_RTPRES     ((unsigned int) 0xFFFF <<  0) // (RTTC) Real-time Timer Prescaler Value\r
 536 #define AT91C_RTTC_ALMIEN     ((unsigned int) 0x1 << 16) // (RTTC) Alarm Interrupt Enable\r
 537 #define AT91C_RTTC_RTTINCIEN  ((unsigned int) 0x1 << 17) // (RTTC) Real Time Timer Increment Interrupt Enable\r
 538 #define AT91C_RTTC_RTTRST     ((unsigned int) 0x1 << 18) // (RTTC) Real Time Timer Restart\r
 539 // -------- RTTC_RTAR : (RTTC Offset: 0x4) Real-time Alarm Register -------- \r
 540 #define AT91C_RTTC_ALMV       ((unsigned int) 0x0 <<  0) // (RTTC) Alarm Value\r
 541 // -------- RTTC_RTVR : (RTTC Offset: 0x8) Current Real-time Value Register -------- \r
 542 #define AT91C_RTTC_CRTV       ((unsigned int) 0x0 <<  0) // (RTTC) Current Real-time Value\r
 543 // -------- RTTC_RTSR : (RTTC Offset: 0xc) Real-time Status Register -------- \r
 544 #define AT91C_RTTC_ALMS       ((unsigned int) 0x1 <<  0) // (RTTC) Real-time Alarm Status\r
 545 #define AT91C_RTTC_RTTINC     ((unsigned int) 0x1 <<  1) // (RTTC) Real-time Timer Increment\r
 546 \r
 547 // *****************************************************************************\r
 548 //              SOFTWARE API DEFINITION  FOR Periodic Interval Timer Controller Interface\r
 549 // *****************************************************************************\r
 550 typedef struct _AT91S_PITC {\r
 551         AT91_REG         PITC_PIMR;     // Period Interval Mode Register\r
 552         AT91_REG         PITC_PISR;     // Period Interval Status Register\r
 553         AT91_REG         PITC_PIVR;     // Period Interval Value Register\r
 554         AT91_REG         PITC_PIIR;     // Period Interval Image Register\r
 555 } AT91S_PITC, *AT91PS_PITC;\r
 556 \r
 557 // -------- PITC_PIMR : (PITC Offset: 0x0) Periodic Interval Mode Register -------- \r
 558 #define AT91C_PITC_PIV        ((unsigned int) 0xFFFFF <<  0) // (PITC) Periodic Interval Value\r
 559 #define AT91C_PITC_PITEN      ((unsigned int) 0x1 << 24) // (PITC) Periodic Interval Timer Enabled\r
 560 #define AT91C_PITC_PITIEN     ((unsigned int) 0x1 << 25) // (PITC) Periodic Interval Timer Interrupt Enable\r
 561 // -------- PITC_PISR : (PITC Offset: 0x4) Periodic Interval Status Register -------- \r
 562 #define AT91C_PITC_PITS       ((unsigned int) 0x1 <<  0) // (PITC) Periodic Interval Timer Status\r
 563 // -------- PITC_PIVR : (PITC Offset: 0x8) Periodic Interval Value Register -------- \r
 564 #define AT91C_PITC_CPIV       ((unsigned int) 0xFFFFF <<  0) // (PITC) Current Periodic Interval Value\r
 565 #define AT91C_PITC_PICNT      ((unsigned int) 0xFFF << 20) // (PITC) Periodic Interval Counter\r
 566 // -------- PITC_PIIR : (PITC Offset: 0xc) Periodic Interval Image Register -------- \r
 567 \r
 568 // *****************************************************************************\r
 569 //              SOFTWARE API DEFINITION  FOR Watchdog Timer Controller Interface\r
 570 // *****************************************************************************\r
 571 typedef struct _AT91S_WDTC {\r
 572         AT91_REG         WDTC_WDCR;     // Watchdog Control Register\r
 573         AT91_REG         WDTC_WDMR;     // Watchdog Mode Register\r
 574         AT91_REG         WDTC_WDSR;     // Watchdog Status Register\r
 575 } AT91S_WDTC, *AT91PS_WDTC;\r
 576 \r
 577 // -------- WDTC_WDCR : (WDTC Offset: 0x0) Periodic Interval Image Register -------- \r
 578 #define AT91C_WDTC_WDRSTT     ((unsigned int) 0x1 <<  0) // (WDTC) Watchdog Restart\r
 579 #define AT91C_WDTC_KEY        ((unsigned int) 0xFF << 24) // (WDTC) Watchdog KEY Password\r
 580 // -------- WDTC_WDMR : (WDTC Offset: 0x4) Watchdog Mode Register -------- \r
 581 #define AT91C_WDTC_WDV        ((unsigned int) 0xFFF <<  0) // (WDTC) Watchdog Timer Restart\r
 582 #define AT91C_WDTC_WDFIEN     ((unsigned int) 0x1 << 12) // (WDTC) Watchdog Fault Interrupt Enable\r
 583 #define AT91C_WDTC_WDRSTEN    ((unsigned int) 0x1 << 13) // (WDTC) Watchdog Reset Enable\r
 584 #define AT91C_WDTC_WDRPROC    ((unsigned int) 0x1 << 14) // (WDTC) Watchdog Timer Restart\r
 585 #define AT91C_WDTC_WDDIS      ((unsigned int) 0x1 << 15) // (WDTC) Watchdog Disable\r
 586 #define AT91C_WDTC_WDD        ((unsigned int) 0xFFF << 16) // (WDTC) Watchdog Delta Value\r
 587 #define AT91C_WDTC_WDDBGHLT   ((unsigned int) 0x1 << 28) // (WDTC) Watchdog Debug Halt\r
 588 #define AT91C_WDTC_WDIDLEHLT  ((unsigned int) 0x1 << 29) // (WDTC) Watchdog Idle Halt\r
 589 // -------- WDTC_WDSR : (WDTC Offset: 0x8) Watchdog Status Register -------- \r
 590 #define AT91C_WDTC_WDUNF      ((unsigned int) 0x1 <<  0) // (WDTC) Watchdog Underflow\r
 591 #define AT91C_WDTC_WDERR      ((unsigned int) 0x1 <<  1) // (WDTC) Watchdog Error\r
 592 \r
 593 // *****************************************************************************\r
 594 //              SOFTWARE API DEFINITION  FOR Voltage Regulator Mode Controller Interface\r
 595 // *****************************************************************************\r
 596 typedef struct _AT91S_VREG {\r
 597         AT91_REG         VREG_MR;       // Voltage Regulator Mode Register\r
 598 } AT91S_VREG, *AT91PS_VREG;\r
 599 \r
 600 // -------- VREG_MR : (VREG Offset: 0x0) Voltage Regulator Mode Register -------- \r
 601 #define AT91C_VREG_PSTDBY     ((unsigned int) 0x1 <<  0) // (VREG) Voltage Regulator Power Standby Mode\r
 602 \r
 603 // *****************************************************************************\r
 604 //              SOFTWARE API DEFINITION  FOR Memory Controller Interface\r
 605 // *****************************************************************************\r
 606 typedef struct _AT91S_MC {\r
 607         AT91_REG         MC_RCR;        // MC Remap Control Register\r
 608         AT91_REG         MC_ASR;        // MC Abort Status Register\r
 609         AT91_REG         MC_AASR;       // MC Abort Address Status Register\r
 610         AT91_REG         Reserved0[21];         // \r
 611         AT91_REG         MC_FMR;        // MC Flash Mode Register\r
 612         AT91_REG         MC_FCR;        // MC Flash Command Register\r
 613         AT91_REG         MC_FSR;        // MC Flash Status Register\r
 614 } AT91S_MC, *AT91PS_MC;\r
 615 \r
 616 // -------- MC_RCR : (MC Offset: 0x0) MC Remap Control Register -------- \r
 617 #define AT91C_MC_RCB          ((unsigned int) 0x1 <<  0) // (MC) Remap Command Bit\r
 618 // -------- MC_ASR : (MC Offset: 0x4) MC Abort Status Register -------- \r
 619 #define AT91C_MC_UNDADD       ((unsigned int) 0x1 <<  0) // (MC) Undefined Addess Abort Status\r
 620 #define AT91C_MC_MISADD       ((unsigned int) 0x1 <<  1) // (MC) Misaligned Addess Abort Status\r
 621 #define AT91C_MC_ABTSZ        ((unsigned int) 0x3 <<  8) // (MC) Abort Size Status\r
 622 #define         AT91C_MC_ABTSZ_BYTE                 ((unsigned int) 0x0 <<  8) // (MC) Byte\r
 623 #define         AT91C_MC_ABTSZ_HWORD                ((unsigned int) 0x1 <<  8) // (MC) Half-word\r
 624 #define         AT91C_MC_ABTSZ_WORD                 ((unsigned int) 0x2 <<  8) // (MC) Word\r
 625 #define AT91C_MC_ABTTYP       ((unsigned int) 0x3 << 10) // (MC) Abort Type Status\r
 626 #define         AT91C_MC_ABTTYP_DATAR                ((unsigned int) 0x0 << 10) // (MC) Data Read\r
 627 #define         AT91C_MC_ABTTYP_DATAW                ((unsigned int) 0x1 << 10) // (MC) Data Write\r
 628 #define         AT91C_MC_ABTTYP_FETCH                ((unsigned int) 0x2 << 10) // (MC) Code Fetch\r
 629 #define AT91C_MC_MST0         ((unsigned int) 0x1 << 16) // (MC) Master 0 Abort Source\r
 630 #define AT91C_MC_MST1         ((unsigned int) 0x1 << 17) // (MC) Master 1 Abort Source\r
 631 #define AT91C_MC_SVMST0       ((unsigned int) 0x1 << 24) // (MC) Saved Master 0 Abort Source\r
 632 #define AT91C_MC_SVMST1       ((unsigned int) 0x1 << 25) // (MC) Saved Master 1 Abort Source\r
 633 // -------- MC_FMR : (MC Offset: 0x60) MC Flash Mode Register -------- \r
 634 #define AT91C_MC_FRDY         ((unsigned int) 0x1 <<  0) // (MC) Flash Ready\r
 635 #define AT91C_MC_LOCKE        ((unsigned int) 0x1 <<  2) // (MC) Lock Error\r
 636 #define AT91C_MC_PROGE        ((unsigned int) 0x1 <<  3) // (MC) Programming Error\r
 637 #define AT91C_MC_NEBP         ((unsigned int) 0x1 <<  7) // (MC) No Erase Before Programming\r
 638 #define AT91C_MC_FWS          ((unsigned int) 0x3 <<  8) // (MC) Flash Wait State\r
 639 #define         AT91C_MC_FWS_0FWS                 ((unsigned int) 0x0 <<  8) // (MC) 1 cycle for Read, 2 for Write operations\r
 640 #define         AT91C_MC_FWS_1FWS                 ((unsigned int) 0x1 <<  8) // (MC) 2 cycles for Read, 3 for Write operations\r
 641 #define         AT91C_MC_FWS_2FWS                 ((unsigned int) 0x2 <<  8) // (MC) 3 cycles for Read, 4 for Write operations\r
 642 #define         AT91C_MC_FWS_3FWS                 ((unsigned int) 0x3 <<  8) // (MC) 4 cycles for Read, 4 for Write operations\r
 643 #define AT91C_MC_FMCN         ((unsigned int) 0xFF << 16) // (MC) Flash Microsecond Cycle Number\r
 644 // -------- MC_FCR : (MC Offset: 0x64) MC Flash Command Register -------- \r
 645 #define AT91C_MC_FCMD         ((unsigned int) 0xF <<  0) // (MC) Flash Command\r
 646 #define         AT91C_MC_FCMD_START_PROG           ((unsigned int) 0x1) // (MC) Starts the programming of th epage specified by PAGEN.\r
 647 #define         AT91C_MC_FCMD_LOCK                 ((unsigned int) 0x2) // (MC) Starts a lock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
 648 #define         AT91C_MC_FCMD_PROG_AND_LOCK        ((unsigned int) 0x3) // (MC) The lock sequence automatically happens after the programming sequence is completed.\r
 649 #define         AT91C_MC_FCMD_UNLOCK               ((unsigned int) 0x4) // (MC) Starts an unlock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
 650 #define         AT91C_MC_FCMD_ERASE_ALL            ((unsigned int) 0x8) // (MC) Starts the erase of the entire flash.If at least a page is locked, the command is cancelled.\r
 651 #define         AT91C_MC_FCMD_SET_GP_NVM           ((unsigned int) 0xB) // (MC) Set General Purpose NVM bits.\r
 652 #define         AT91C_MC_FCMD_CLR_GP_NVM           ((unsigned int) 0xD) // (MC) Clear General Purpose NVM bits.\r
 653 #define         AT91C_MC_FCMD_SET_SECURITY         ((unsigned int) 0xF) // (MC) Set Security Bit.\r
 654 #define AT91C_MC_PAGEN        ((unsigned int) 0x3FF <<  8) // (MC) Page Number\r
 655 #define AT91C_MC_KEY          ((unsigned int) 0xFF << 24) // (MC) Writing Protect Key\r
 656 // -------- MC_FSR : (MC Offset: 0x68) MC Flash Command Register -------- \r
 657 #define AT91C_MC_SECURITY     ((unsigned int) 0x1 <<  4) // (MC) Security Bit Status\r
 658 #define AT91C_MC_GPNVM0       ((unsigned int) 0x1 <<  8) // (MC) Sector 0 Lock Status\r
 659 #define AT91C_MC_GPNVM1       ((unsigned int) 0x1 <<  9) // (MC) Sector 1 Lock Status\r
 660 #define AT91C_MC_GPNVM2       ((unsigned int) 0x1 << 10) // (MC) Sector 2 Lock Status\r
 661 #define AT91C_MC_GPNVM3       ((unsigned int) 0x1 << 11) // (MC) Sector 3 Lock Status\r
 662 #define AT91C_MC_GPNVM4       ((unsigned int) 0x1 << 12) // (MC) Sector 4 Lock Status\r
 663 #define AT91C_MC_GPNVM5       ((unsigned int) 0x1 << 13) // (MC) Sector 5 Lock Status\r
 664 #define AT91C_MC_GPNVM6       ((unsigned int) 0x1 << 14) // (MC) Sector 6 Lock Status\r
 665 #define AT91C_MC_GPNVM7       ((unsigned int) 0x1 << 15) // (MC) Sector 7 Lock Status\r
 666 #define AT91C_MC_LOCKS0       ((unsigned int) 0x1 << 16) // (MC) Sector 0 Lock Status\r
 667 #define AT91C_MC_LOCKS1       ((unsigned int) 0x1 << 17) // (MC) Sector 1 Lock Status\r
 668 #define AT91C_MC_LOCKS2       ((unsigned int) 0x1 << 18) // (MC) Sector 2 Lock Status\r
 669 #define AT91C_MC_LOCKS3       ((unsigned int) 0x1 << 19) // (MC) Sector 3 Lock Status\r
 670 #define AT91C_MC_LOCKS4       ((unsigned int) 0x1 << 20) // (MC) Sector 4 Lock Status\r
 671 #define AT91C_MC_LOCKS5       ((unsigned int) 0x1 << 21) // (MC) Sector 5 Lock Status\r
 672 #define AT91C_MC_LOCKS6       ((unsigned int) 0x1 << 22) // (MC) Sector 6 Lock Status\r
 673 #define AT91C_MC_LOCKS7       ((unsigned int) 0x1 << 23) // (MC) Sector 7 Lock Status\r
 674 #define AT91C_MC_LOCKS8       ((unsigned int) 0x1 << 24) // (MC) Sector 8 Lock Status\r
 675 #define AT91C_MC_LOCKS9       ((unsigned int) 0x1 << 25) // (MC) Sector 9 Lock Status\r
 676 #define AT91C_MC_LOCKS10      ((unsigned int) 0x1 << 26) // (MC) Sector 10 Lock Status\r
 677 #define AT91C_MC_LOCKS11      ((unsigned int) 0x1 << 27) // (MC) Sector 11 Lock Status\r
 678 #define AT91C_MC_LOCKS12      ((unsigned int) 0x1 << 28) // (MC) Sector 12 Lock Status\r
 679 #define AT91C_MC_LOCKS13      ((unsigned int) 0x1 << 29) // (MC) Sector 13 Lock Status\r
 680 #define AT91C_MC_LOCKS14      ((unsigned int) 0x1 << 30) // (MC) Sector 14 Lock Status\r
 681 #define AT91C_MC_LOCKS15      ((unsigned int) 0x1 << 31) // (MC) Sector 15 Lock Status\r
 682 \r
 683 // *****************************************************************************\r
 684 //              SOFTWARE API DEFINITION  FOR Serial Parallel Interface\r
 685 // *****************************************************************************\r
 686 typedef struct _AT91S_SPI {\r
 687         AT91_REG         SPI_CR;        // Control Register\r
 688         AT91_REG         SPI_MR;        // Mode Register\r
 689         AT91_REG         SPI_RDR;       // Receive Data Register\r
 690         AT91_REG         SPI_TDR;       // Transmit Data Register\r
 691         AT91_REG         SPI_SR;        // Status Register\r
 692         AT91_REG         SPI_IER;       // Interrupt Enable Register\r
 693         AT91_REG         SPI_IDR;       // Interrupt Disable Register\r
 694         AT91_REG         SPI_IMR;       // Interrupt Mask Register\r
 695         AT91_REG         Reserved0[4];  // \r
 696         AT91_REG         SPI_CSR[4];    // Chip Select Register\r
 697         AT91_REG         Reserved1[48];         // \r
 698         AT91_REG         SPI_RPR;       // Receive Pointer Register\r
 699         AT91_REG         SPI_RCR;       // Receive Counter Register\r
 700         AT91_REG         SPI_TPR;       // Transmit Pointer Register\r
 701         AT91_REG         SPI_TCR;       // Transmit Counter Register\r
 702         AT91_REG         SPI_RNPR;      // Receive Next Pointer Register\r
 703         AT91_REG         SPI_RNCR;      // Receive Next Counter Register\r
 704         AT91_REG         SPI_TNPR;      // Transmit Next Pointer Register\r
 705         AT91_REG         SPI_TNCR;      // Transmit Next Counter Register\r
 706         AT91_REG         SPI_PTCR;      // PDC Transfer Control Register\r
 707         AT91_REG         SPI_PTSR;      // PDC Transfer Status Register\r
 708 } AT91S_SPI, *AT91PS_SPI;\r
 709 \r
 710 // -------- SPI_CR : (SPI Offset: 0x0) SPI Control Register -------- \r
 711 #define AT91C_SPI_SPIEN       ((unsigned int) 0x1 <<  0) // (SPI) SPI Enable\r
 712 #define AT91C_SPI_SPIDIS      ((unsigned int) 0x1 <<  1) // (SPI) SPI Disable\r
 713 #define AT91C_SPI_SWRST       ((unsigned int) 0x1 <<  7) // (SPI) SPI Software reset\r
 714 #define AT91C_SPI_LASTXFER    ((unsigned int) 0x1 << 24) // (SPI) SPI Last Transfer\r
 715 // -------- SPI_MR : (SPI Offset: 0x4) SPI Mode Register -------- \r
 716 #define AT91C_SPI_MSTR        ((unsigned int) 0x1 <<  0) // (SPI) Master/Slave Mode\r
 717 #define AT91C_SPI_PS          ((unsigned int) 0x1 <<  1) // (SPI) Peripheral Select\r
 718 #define         AT91C_SPI_PS_FIXED                ((unsigned int) 0x0 <<  1) // (SPI) Fixed Peripheral Select\r
 719 #define         AT91C_SPI_PS_VARIABLE             ((unsigned int) 0x1 <<  1) // (SPI) Variable Peripheral Select\r
 720 #define AT91C_SPI_PCSDEC      ((unsigned int) 0x1 <<  2) // (SPI) Chip Select Decode\r
 721 #define AT91C_SPI_FDIV        ((unsigned int) 0x1 <<  3) // (SPI) Clock Selection\r
 722 #define AT91C_SPI_MODFDIS     ((unsigned int) 0x1 <<  4) // (SPI) Mode Fault Detection\r
 723 #define AT91C_SPI_LLB         ((unsigned int) 0x1 <<  7) // (SPI) Clock Selection\r
 724 #define AT91C_SPI_PCS         ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select\r
 725 #define AT91C_SPI_DLYBCS      ((unsigned int) 0xFF << 24) // (SPI) Delay Between Chip Selects\r
 726 // -------- SPI_RDR : (SPI Offset: 0x8) Receive Data Register -------- \r
 727 #define AT91C_SPI_RD          ((unsigned int) 0xFFFF <<  0) // (SPI) Receive Data\r
 728 #define AT91C_SPI_RPCS        ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select Status\r
 729 // -------- SPI_TDR : (SPI Offset: 0xc) Transmit Data Register -------- \r
 730 #define AT91C_SPI_TD          ((unsigned int) 0xFFFF <<  0) // (SPI) Transmit Data\r
 731 #define AT91C_SPI_TPCS        ((unsigned int) 0xF << 16) // (SPI) Peripheral Chip Select Status\r
 732 // -------- SPI_SR : (SPI Offset: 0x10) Status Register -------- \r
 733 #define AT91C_SPI_RDRF        ((unsigned int) 0x1 <<  0) // (SPI) Receive Data Register Full\r
 734 #define AT91C_SPI_TDRE        ((unsigned int) 0x1 <<  1) // (SPI) Transmit Data Register Empty\r
 735 #define AT91C_SPI_MODF        ((unsigned int) 0x1 <<  2) // (SPI) Mode Fault Error\r
 736 #define AT91C_SPI_OVRES       ((unsigned int) 0x1 <<  3) // (SPI) Overrun Error Status\r
 737 #define AT91C_SPI_ENDRX       ((unsigned int) 0x1 <<  4) // (SPI) End of Receiver Transfer\r
 738 #define AT91C_SPI_ENDTX       ((unsigned int) 0x1 <<  5) // (SPI) End of Receiver Transfer\r
 739 #define AT91C_SPI_RXBUFF      ((unsigned int) 0x1 <<  6) // (SPI) RXBUFF Interrupt\r
 740 #define AT91C_SPI_TXBUFE      ((unsigned int) 0x1 <<  7) // (SPI) TXBUFE Interrupt\r
 741 #define AT91C_SPI_NSSR        ((unsigned int) 0x1 <<  8) // (SPI) NSSR Interrupt\r
 742 #define AT91C_SPI_TXEMPTY     ((unsigned int) 0x1 <<  9) // (SPI) TXEMPTY Interrupt\r
 743 #define AT91C_SPI_SPIENS      ((unsigned int) 0x1 << 16) // (SPI) Enable Status\r
 744 // -------- SPI_IER : (SPI Offset: 0x14) Interrupt Enable Register -------- \r
 745 // -------- SPI_IDR : (SPI Offset: 0x18) Interrupt Disable Register -------- \r
 746 // -------- SPI_IMR : (SPI Offset: 0x1c) Interrupt Mask Register -------- \r
 747 // -------- SPI_CSR : (SPI Offset: 0x30) Chip Select Register -------- \r
 748 #define AT91C_SPI_CPOL        ((unsigned int) 0x1 <<  0) // (SPI) Clock Polarity\r
 749 #define AT91C_SPI_NCPHA       ((unsigned int) 0x1 <<  1) // (SPI) Clock Phase\r
 750 #define AT91C_SPI_CSAAT       ((unsigned int) 0x1 <<  3) // (SPI) Chip Select Active After Transfer\r
 751 #define AT91C_SPI_BITS        ((unsigned int) 0xF <<  4) // (SPI) Bits Per Transfer\r
 752 #define         AT91C_SPI_BITS_8                    ((unsigned int) 0x0 <<  4) // (SPI) 8 Bits Per transfer\r
 753 #define         AT91C_SPI_BITS_9                    ((unsigned int) 0x1 <<  4) // (SPI) 9 Bits Per transfer\r
 754 #define         AT91C_SPI_BITS_10                   ((unsigned int) 0x2 <<  4) // (SPI) 10 Bits Per transfer\r
 755 #define         AT91C_SPI_BITS_11                   ((unsigned int) 0x3 <<  4) // (SPI) 11 Bits Per transfer\r
 756 #define         AT91C_SPI_BITS_12                   ((unsigned int) 0x4 <<  4) // (SPI) 12 Bits Per transfer\r
 757 #define         AT91C_SPI_BITS_13                   ((unsigned int) 0x5 <<  4) // (SPI) 13 Bits Per transfer\r
 758 #define         AT91C_SPI_BITS_14                   ((unsigned int) 0x6 <<  4) // (SPI) 14 Bits Per transfer\r
 759 #define         AT91C_SPI_BITS_15                   ((unsigned int) 0x7 <<  4) // (SPI) 15 Bits Per transfer\r
 760 #define         AT91C_SPI_BITS_16                   ((unsigned int) 0x8 <<  4) // (SPI) 16 Bits Per transfer\r
 761 #define AT91C_SPI_SCBR        ((unsigned int) 0xFF <<  8) // (SPI) Serial Clock Baud Rate\r
 762 #define AT91C_SPI_DLYBS       ((unsigned int) 0xFF << 16) // (SPI) Delay Before SPCK\r
 763 #define AT91C_SPI_DLYBCT      ((unsigned int) 0xFF << 24) // (SPI) Delay Between Consecutive Transfers\r
 764 \r
 765 // *****************************************************************************\r
 766 //              SOFTWARE API DEFINITION  FOR Usart\r
 767 // *****************************************************************************\r
 768 typedef struct _AT91S_USART {\r
 769         AT91_REG         US_CR;         // Control Register\r
 770         AT91_REG         US_MR;         // Mode Register\r
 771         AT91_REG         US_IER;        // Interrupt Enable Register\r
 772         AT91_REG         US_IDR;        // Interrupt Disable Register\r
 773         AT91_REG         US_IMR;        // Interrupt Mask Register\r
 774         AT91_REG         US_CSR;        // Channel Status Register\r
 775         AT91_REG         US_RHR;        // Receiver Holding Register\r
 776         AT91_REG         US_THR;        // Transmitter Holding Register\r
 777         AT91_REG         US_BRGR;       // Baud Rate Generator Register\r
 778         AT91_REG         US_RTOR;       // Receiver Time-out Register\r
 779         AT91_REG         US_TTGR;       // Transmitter Time-guard Register\r
 780         AT91_REG         Reserved0[5];  // \r
 781         AT91_REG         US_FIDI;       // FI_DI_Ratio Register\r
 782         AT91_REG         US_NER;        // Nb Errors Register\r
 783         AT91_REG         Reserved1[1];  // \r
 784         AT91_REG         US_IF;         // IRDA_FILTER Register\r
 785         AT91_REG         Reserved2[44];         // \r
 786         AT91_REG         US_RPR;        // Receive Pointer Register\r
 787         AT91_REG         US_RCR;        // Receive Counter Register\r
 788         AT91_REG         US_TPR;        // Transmit Pointer Register\r
 789         AT91_REG         US_TCR;        // Transmit Counter Register\r
 790         AT91_REG         US_RNPR;       // Receive Next Pointer Register\r
 791         AT91_REG         US_RNCR;       // Receive Next Counter Register\r
 792         AT91_REG         US_TNPR;       // Transmit Next Pointer Register\r
 793         AT91_REG         US_TNCR;       // Transmit Next Counter Register\r
 794         AT91_REG         US_PTCR;       // PDC Transfer Control Register\r
 795         AT91_REG         US_PTSR;       // PDC Transfer Status Register\r
 796 } AT91S_USART, *AT91PS_USART;\r
 797 \r
 798 // -------- US_CR : (USART Offset: 0x0) Debug Unit Control Register -------- \r
 799 #define AT91C_US_STTBRK       ((unsigned int) 0x1 <<  9) // (USART) Start Break\r
 800 #define AT91C_US_STPBRK       ((unsigned int) 0x1 << 10) // (USART) Stop Break\r
 801 #define AT91C_US_STTTO        ((unsigned int) 0x1 << 11) // (USART) Start Time-out\r
 802 #define AT91C_US_SENDA        ((unsigned int) 0x1 << 12) // (USART) Send Address\r
 803 #define AT91C_US_RSTIT        ((unsigned int) 0x1 << 13) // (USART) Reset Iterations\r
 804 #define AT91C_US_RSTNACK      ((unsigned int) 0x1 << 14) // (USART) Reset Non Acknowledge\r
 805 #define AT91C_US_RETTO        ((unsigned int) 0x1 << 15) // (USART) Rearm Time-out\r
 806 #define AT91C_US_DTREN        ((unsigned int) 0x1 << 16) // (USART) Data Terminal ready Enable\r
 807 #define AT91C_US_DTRDIS       ((unsigned int) 0x1 << 17) // (USART) Data Terminal ready Disable\r
 808 #define AT91C_US_RTSEN        ((unsigned int) 0x1 << 18) // (USART) Request to Send enable\r
 809 #define AT91C_US_RTSDIS       ((unsigned int) 0x1 << 19) // (USART) Request to Send Disable\r
 810 // -------- US_MR : (USART Offset: 0x4) Debug Unit Mode Register -------- \r
 811 #define AT91C_US_USMODE       ((unsigned int) 0xF <<  0) // (USART) Usart mode\r
 812 #define         AT91C_US_USMODE_NORMAL               ((unsigned int) 0x0) // (USART) Normal\r
 813 #define         AT91C_US_USMODE_RS485                ((unsigned int) 0x1) // (USART) RS485\r
 814 #define         AT91C_US_USMODE_HWHSH                ((unsigned int) 0x2) // (USART) Hardware Handshaking\r
 815 #define         AT91C_US_USMODE_MODEM                ((unsigned int) 0x3) // (USART) Modem\r
 816 #define         AT91C_US_USMODE_ISO7816_0            ((unsigned int) 0x4) // (USART) ISO7816 protocol: T = 0\r
 817 #define         AT91C_US_USMODE_ISO7816_1            ((unsigned int) 0x6) // (USART) ISO7816 protocol: T = 1\r
 818 #define         AT91C_US_USMODE_IRDA                 ((unsigned int) 0x8) // (USART) IrDA\r
 819 #define         AT91C_US_USMODE_SWHSH                ((unsigned int) 0xC) // (USART) Software Handshaking\r
 820 #define AT91C_US_CLKS         ((unsigned int) 0x3 <<  4) // (USART) Clock Selection (Baud Rate generator Input Clock\r
 821 #define         AT91C_US_CLKS_CLOCK                ((unsigned int) 0x0 <<  4) // (USART) Clock\r
 822 #define         AT91C_US_CLKS_FDIV1                ((unsigned int) 0x1 <<  4) // (USART) fdiv1\r
 823 #define         AT91C_US_CLKS_SLOW                 ((unsigned int) 0x2 <<  4) // (USART) slow_clock (ARM)\r
 824 #define         AT91C_US_CLKS_EXT                  ((unsigned int) 0x3 <<  4) // (USART) External (SCK)\r
 825 #define AT91C_US_CHRL         ((unsigned int) 0x3 <<  6) // (USART) Clock Selection (Baud Rate generator Input Clock\r
 826 #define         AT91C_US_CHRL_5_BITS               ((unsigned int) 0x0 <<  6) // (USART) Character Length: 5 bits\r
 827 #define         AT91C_US_CHRL_6_BITS               ((unsigned int) 0x1 <<  6) // (USART) Character Length: 6 bits\r
 828 #define         AT91C_US_CHRL_7_BITS               ((unsigned int) 0x2 <<  6) // (USART) Character Length: 7 bits\r
 829 #define         AT91C_US_CHRL_8_BITS               ((unsigned int) 0x3 <<  6) // (USART) Character Length: 8 bits\r
 830 #define AT91C_US_SYNC         ((unsigned int) 0x1 <<  8) // (USART) Synchronous Mode Select\r
 831 #define AT91C_US_NBSTOP       ((unsigned int) 0x3 << 12) // (USART) Number of Stop bits\r
 832 #define         AT91C_US_NBSTOP_1_BIT                ((unsigned int) 0x0 << 12) // (USART) 1 stop bit\r
 833 #define         AT91C_US_NBSTOP_15_BIT               ((unsigned int) 0x1 << 12) // (USART) Asynchronous (SYNC=0) 2 stop bits Synchronous (SYNC=1) 2 stop bits\r
 834 #define         AT91C_US_NBSTOP_2_BIT                ((unsigned int) 0x2 << 12) // (USART) 2 stop bits\r
 835 #define AT91C_US_MSBF         ((unsigned int) 0x1 << 16) // (USART) Bit Order\r
 836 #define AT91C_US_MODE9        ((unsigned int) 0x1 << 17) // (USART) 9-bit Character length\r
 837 #define AT91C_US_CKLO         ((unsigned int) 0x1 << 18) // (USART) Clock Output Select\r
 838 #define AT91C_US_OVER         ((unsigned int) 0x1 << 19) // (USART) Over Sampling Mode\r
 839 #define AT91C_US_INACK        ((unsigned int) 0x1 << 20) // (USART) Inhibit Non Acknowledge\r
 840 #define AT91C_US_DSNACK       ((unsigned int) 0x1 << 21) // (USART) Disable Successive NACK\r
 841 #define AT91C_US_MAX_ITER     ((unsigned int) 0x1 << 24) // (USART) Number of Repetitions\r
 842 #define AT91C_US_FILTER       ((unsigned int) 0x1 << 28) // (USART) Receive Line Filter\r
 843 // -------- US_IER : (USART Offset: 0x8) Debug Unit Interrupt Enable Register -------- \r
 844 #define AT91C_US_RXBRK        ((unsigned int) 0x1 <<  2) // (USART) Break Received/End of Break\r
 845 #define AT91C_US_TIMEOUT      ((unsigned int) 0x1 <<  8) // (USART) Receiver Time-out\r
 846 #define AT91C_US_ITERATION    ((unsigned int) 0x1 << 10) // (USART) Max number of Repetitions Reached\r
 847 #define AT91C_US_NACK         ((unsigned int) 0x1 << 13) // (USART) Non Acknowledge\r
 848 #define AT91C_US_RIIC         ((unsigned int) 0x1 << 16) // (USART) Ring INdicator Input Change Flag\r
 849 #define AT91C_US_DSRIC        ((unsigned int) 0x1 << 17) // (USART) Data Set Ready Input Change Flag\r
 850 #define AT91C_US_DCDIC        ((unsigned int) 0x1 << 18) // (USART) Data Carrier Flag\r
 851 #define AT91C_US_CTSIC        ((unsigned int) 0x1 << 19) // (USART) Clear To Send Input Change Flag\r
 852 // -------- US_IDR : (USART Offset: 0xc) Debug Unit Interrupt Disable Register -------- \r
 853 // -------- US_IMR : (USART Offset: 0x10) Debug Unit Interrupt Mask Register -------- \r
 854 // -------- US_CSR : (USART Offset: 0x14) Debug Unit Channel Status Register -------- \r
 855 #define AT91C_US_RI           ((unsigned int) 0x1 << 20) // (USART) Image of RI Input\r
 856 #define AT91C_US_DSR          ((unsigned int) 0x1 << 21) // (USART) Image of DSR Input\r
 857 #define AT91C_US_DCD          ((unsigned int) 0x1 << 22) // (USART) Image of DCD Input\r
 858 #define AT91C_US_CTS          ((unsigned int) 0x1 << 23) // (USART) Image of CTS Input\r
 859 \r
 860 // *****************************************************************************\r
 861 //              SOFTWARE API DEFINITION  FOR Synchronous Serial Controller Interface\r
 862 // *****************************************************************************\r
 863 typedef struct _AT91S_SSC {\r
 864         AT91_REG         SSC_CR;        // Control Register\r
 865         AT91_REG         SSC_CMR;       // Clock Mode Register\r
 866         AT91_REG         Reserved0[2];  // \r
 867         AT91_REG         SSC_RCMR;      // Receive Clock ModeRegister\r
 868         AT91_REG         SSC_RFMR;      // Receive Frame Mode Register\r
 869         AT91_REG         SSC_TCMR;      // Transmit Clock Mode Register\r
 870         AT91_REG         SSC_TFMR;      // Transmit Frame Mode Register\r
 871         AT91_REG         SSC_RHR;       // Receive Holding Register\r
 872         AT91_REG         SSC_THR;       // Transmit Holding Register\r
 873         AT91_REG         Reserved1[2];  // \r
 874         AT91_REG         SSC_RSHR;      // Receive Sync Holding Register\r
 875         AT91_REG         SSC_TSHR;      // Transmit Sync Holding Register\r
 876         AT91_REG         Reserved2[2];  // \r
 877         AT91_REG         SSC_SR;        // Status Register\r
 878         AT91_REG         SSC_IER;       // Interrupt Enable Register\r
 879         AT91_REG         SSC_IDR;       // Interrupt Disable Register\r
 880         AT91_REG         SSC_IMR;       // Interrupt Mask Register\r
 881         AT91_REG         Reserved3[44];         // \r
 882         AT91_REG         SSC_RPR;       // Receive Pointer Register\r
 883         AT91_REG         SSC_RCR;       // Receive Counter Register\r
 884         AT91_REG         SSC_TPR;       // Transmit Pointer Register\r
 885         AT91_REG         SSC_TCR;       // Transmit Counter Register\r
 886         AT91_REG         SSC_RNPR;      // Receive Next Pointer Register\r
 887         AT91_REG         SSC_RNCR;      // Receive Next Counter Register\r
 888         AT91_REG         SSC_TNPR;      // Transmit Next Pointer Register\r
 889         AT91_REG         SSC_TNCR;      // Transmit Next Counter Register\r
 890         AT91_REG         SSC_PTCR;      // PDC Transfer Control Register\r
 891         AT91_REG         SSC_PTSR;      // PDC Transfer Status Register\r
 892 } AT91S_SSC, *AT91PS_SSC;\r
 893 \r
 894 // -------- SSC_CR : (SSC Offset: 0x0) SSC Control Register -------- \r
 895 #define AT91C_SSC_RXEN        ((unsigned int) 0x1 <<  0) // (SSC) Receive Enable\r
 896 #define AT91C_SSC_RXDIS       ((unsigned int) 0x1 <<  1) // (SSC) Receive Disable\r
 897 #define AT91C_SSC_TXEN        ((unsigned int) 0x1 <<  8) // (SSC) Transmit Enable\r
 898 #define AT91C_SSC_TXDIS       ((unsigned int) 0x1 <<  9) // (SSC) Transmit Disable\r
 899 #define AT91C_SSC_SWRST       ((unsigned int) 0x1 << 15) // (SSC) Software Reset\r
 900 // -------- SSC_RCMR : (SSC Offset: 0x10) SSC Receive Clock Mode Register -------- \r
 901 #define AT91C_SSC_CKS         ((unsigned int) 0x3 <<  0) // (SSC) Receive/Transmit Clock Selection\r
 902 #define         AT91C_SSC_CKS_DIV                  ((unsigned int) 0x0) // (SSC) Divided Clock\r
 903 #define         AT91C_SSC_CKS_TK                   ((unsigned int) 0x1) // (SSC) TK Clock signal\r
 904 #define         AT91C_SSC_CKS_RK                   ((unsigned int) 0x2) // (SSC) RK pin\r
 905 #define AT91C_SSC_CKO         ((unsigned int) 0x7 <<  2) // (SSC) Receive/Transmit Clock Output Mode Selection\r
 906 #define         AT91C_SSC_CKO_NONE                 ((unsigned int) 0x0 <<  2) // (SSC) Receive/Transmit Clock Output Mode: None RK pin: Input-only\r
 907 #define         AT91C_SSC_CKO_CONTINOUS            ((unsigned int) 0x1 <<  2) // (SSC) Continuous Receive/Transmit Clock RK pin: Output\r
 908 #define         AT91C_SSC_CKO_DATA_TX              ((unsigned int) 0x2 <<  2) // (SSC) Receive/Transmit Clock only during data transfers RK pin: Output\r
 909 #define AT91C_SSC_CKI         ((unsigned int) 0x1 <<  5) // (SSC) Receive/Transmit Clock Inversion\r
 910 #define AT91C_SSC_START       ((unsigned int) 0xF <<  8) // (SSC) Receive/Transmit Start Selection\r
 911 #define         AT91C_SSC_START_CONTINOUS            ((unsigned int) 0x0 <<  8) // (SSC) Continuous, as soon as the receiver is enabled, and immediately after the end of transfer of the previous data.\r
 912 #define         AT91C_SSC_START_TX                   ((unsigned int) 0x1 <<  8) // (SSC) Transmit/Receive start\r
 913 #define         AT91C_SSC_START_LOW_RF               ((unsigned int) 0x2 <<  8) // (SSC) Detection of a low level on RF input\r
 914 #define         AT91C_SSC_START_HIGH_RF              ((unsigned int) 0x3 <<  8) // (SSC) Detection of a high level on RF input\r
 915 #define         AT91C_SSC_START_FALL_RF              ((unsigned int) 0x4 <<  8) // (SSC) Detection of a falling edge on RF input\r
 916 #define         AT91C_SSC_START_RISE_RF              ((unsigned int) 0x5 <<  8) // (SSC) Detection of a rising edge on RF input\r
 917 #define         AT91C_SSC_START_LEVEL_RF             ((unsigned int) 0x6 <<  8) // (SSC) Detection of any level change on RF input\r
 918 #define         AT91C_SSC_START_EDGE_RF              ((unsigned int) 0x7 <<  8) // (SSC) Detection of any edge on RF input\r
 919 #define         AT91C_SSC_START_0                    ((unsigned int) 0x8 <<  8) // (SSC) Compare 0\r
 920 #define AT91C_SSC_STTDLY      ((unsigned int) 0xFF << 16) // (SSC) Receive/Transmit Start Delay\r
 921 #define AT91C_SSC_PERIOD      ((unsigned int) 0xFF << 24) // (SSC) Receive/Transmit Period Divider Selection\r
 922 // -------- SSC_RFMR : (SSC Offset: 0x14) SSC Receive Frame Mode Register -------- \r
 923 #define AT91C_SSC_DATLEN      ((unsigned int) 0x1F <<  0) // (SSC) Data Length\r
 924 #define AT91C_SSC_LOOP        ((unsigned int) 0x1 <<  5) // (SSC) Loop Mode\r
 925 #define AT91C_SSC_MSBF        ((unsigned int) 0x1 <<  7) // (SSC) Most Significant Bit First\r
 926 #define AT91C_SSC_DATNB       ((unsigned int) 0xF <<  8) // (SSC) Data Number per Frame\r
 927 #define AT91C_SSC_FSLEN       ((unsigned int) 0xF << 16) // (SSC) Receive/Transmit Frame Sync length\r
 928 #define AT91C_SSC_FSOS        ((unsigned int) 0x7 << 20) // (SSC) Receive/Transmit Frame Sync Output Selection\r
 929 #define         AT91C_SSC_FSOS_NONE                 ((unsigned int) 0x0 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: None RK pin Input-only\r
 930 #define         AT91C_SSC_FSOS_NEGATIVE             ((unsigned int) 0x1 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Negative Pulse\r
 931 #define         AT91C_SSC_FSOS_POSITIVE             ((unsigned int) 0x2 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Positive Pulse\r
 932 #define         AT91C_SSC_FSOS_LOW                  ((unsigned int) 0x3 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver Low during data transfer\r
 933 #define         AT91C_SSC_FSOS_HIGH                 ((unsigned int) 0x4 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Driver High during data transfer\r
 934 #define         AT91C_SSC_FSOS_TOGGLE               ((unsigned int) 0x5 << 20) // (SSC) Selected Receive/Transmit Frame Sync Signal: Toggling at each start of data transfer\r
 935 #define AT91C_SSC_FSEDGE      ((unsigned int) 0x1 << 24) // (SSC) Frame Sync Edge Detection\r
 936 // -------- SSC_TCMR : (SSC Offset: 0x18) SSC Transmit Clock Mode Register -------- \r
 937 // -------- SSC_TFMR : (SSC Offset: 0x1c) SSC Transmit Frame Mode Register -------- \r
 938 #define AT91C_SSC_DATDEF      ((unsigned int) 0x1 <<  5) // (SSC) Data Default Value\r
 939 #define AT91C_SSC_FSDEN       ((unsigned int) 0x1 << 23) // (SSC) Frame Sync Data Enable\r
 940 // -------- SSC_SR : (SSC Offset: 0x40) SSC Status Register -------- \r
 941 #define AT91C_SSC_TXRDY       ((unsigned int) 0x1 <<  0) // (SSC) Transmit Ready\r
 942 #define AT91C_SSC_TXEMPTY     ((unsigned int) 0x1 <<  1) // (SSC) Transmit Empty\r
 943 #define AT91C_SSC_ENDTX       ((unsigned int) 0x1 <<  2) // (SSC) End Of Transmission\r
 944 #define AT91C_SSC_TXBUFE      ((unsigned int) 0x1 <<  3) // (SSC) Transmit Buffer Empty\r
 945 #define AT91C_SSC_RXRDY       ((unsigned int) 0x1 <<  4) // (SSC) Receive Ready\r
 946 #define AT91C_SSC_OVRUN       ((unsigned int) 0x1 <<  5) // (SSC) Receive Overrun\r
 947 #define AT91C_SSC_ENDRX       ((unsigned int) 0x1 <<  6) // (SSC) End of Reception\r
 948 #define AT91C_SSC_RXBUFF      ((unsigned int) 0x1 <<  7) // (SSC) Receive Buffer Full\r
 949 #define AT91C_SSC_TXSYN       ((unsigned int) 0x1 << 10) // (SSC) Transmit Sync\r
 950 #define AT91C_SSC_RXSYN       ((unsigned int) 0x1 << 11) // (SSC) Receive Sync\r
 951 #define AT91C_SSC_TXENA       ((unsigned int) 0x1 << 16) // (SSC) Transmit Enable\r
 952 #define AT91C_SSC_RXENA       ((unsigned int) 0x1 << 17) // (SSC) Receive Enable\r
 953 // -------- SSC_IER : (SSC Offset: 0x44) SSC Interrupt Enable Register -------- \r
 954 // -------- SSC_IDR : (SSC Offset: 0x48) SSC Interrupt Disable Register -------- \r
 955 // -------- SSC_IMR : (SSC Offset: 0x4c) SSC Interrupt Mask Register -------- \r
 956 \r
 957 // *****************************************************************************\r
 958 //              SOFTWARE API DEFINITION  FOR Two-wire Interface\r
 959 // *****************************************************************************\r
 960 typedef struct _AT91S_TWI {\r
 961         AT91_REG         TWI_CR;        // Control Register\r
 962         AT91_REG         TWI_MMR;       // Master Mode Register\r
 963         AT91_REG         Reserved0[1];  // \r
 964         AT91_REG         TWI_IADR;      // Internal Address Register\r
 965         AT91_REG         TWI_CWGR;      // Clock Waveform Generator Register\r
 966         AT91_REG         Reserved1[3];  // \r
 967         AT91_REG         TWI_SR;        // Status Register\r
 968         AT91_REG         TWI_IER;       // Interrupt Enable Register\r
 969         AT91_REG         TWI_IDR;       // Interrupt Disable Register\r
 970         AT91_REG         TWI_IMR;       // Interrupt Mask Register\r
 971         AT91_REG         TWI_RHR;       // Receive Holding Register\r
 972         AT91_REG         TWI_THR;       // Transmit Holding Register\r
 973 } AT91S_TWI, *AT91PS_TWI;\r
 974 \r
 975 // -------- TWI_CR : (TWI Offset: 0x0) TWI Control Register -------- \r
 976 #define AT91C_TWI_START       ((unsigned int) 0x1 <<  0) // (TWI) Send a START Condition\r
 977 #define AT91C_TWI_STOP        ((unsigned int) 0x1 <<  1) // (TWI) Send a STOP Condition\r
 978 #define AT91C_TWI_MSEN        ((unsigned int) 0x1 <<  2) // (TWI) TWI Master Transfer Enabled\r
 979 #define AT91C_TWI_MSDIS       ((unsigned int) 0x1 <<  3) // (TWI) TWI Master Transfer Disabled\r
 980 #define AT91C_TWI_SWRST       ((unsigned int) 0x1 <<  7) // (TWI) Software Reset\r
 981 // -------- TWI_MMR : (TWI Offset: 0x4) TWI Master Mode Register -------- \r
 982 #define AT91C_TWI_IADRSZ      ((unsigned int) 0x3 <<  8) // (TWI) Internal Device Address Size\r
 983 #define         AT91C_TWI_IADRSZ_NO                   ((unsigned int) 0x0 <<  8) // (TWI) No internal device address\r
 984 #define         AT91C_TWI_IADRSZ_1_BYTE               ((unsigned int) 0x1 <<  8) // (TWI) One-byte internal device address\r
 985 #define         AT91C_TWI_IADRSZ_2_BYTE               ((unsigned int) 0x2 <<  8) // (TWI) Two-byte internal device address\r
 986 #define         AT91C_TWI_IADRSZ_3_BYTE               ((unsigned int) 0x3 <<  8) // (TWI) Three-byte internal device address\r
 987 #define AT91C_TWI_MREAD       ((unsigned int) 0x1 << 12) // (TWI) Master Read Direction\r
 988 #define AT91C_TWI_DADR        ((unsigned int) 0x7F << 16) // (TWI) Device Address\r
 989 // -------- TWI_CWGR : (TWI Offset: 0x10) TWI Clock Waveform Generator Register -------- \r
 990 #define AT91C_TWI_CLDIV       ((unsigned int) 0xFF <<  0) // (TWI) Clock Low Divider\r
 991 #define AT91C_TWI_CHDIV       ((unsigned int) 0xFF <<  8) // (TWI) Clock High Divider\r
 992 #define AT91C_TWI_CKDIV       ((unsigned int) 0x7 << 16) // (TWI) Clock Divider\r
 993 // -------- TWI_SR : (TWI Offset: 0x20) TWI Status Register -------- \r
 994 #define AT91C_TWI_TXCOMP      ((unsigned int) 0x1 <<  0) // (TWI) Transmission Completed\r
 995 #define AT91C_TWI_RXRDY       ((unsigned int) 0x1 <<  1) // (TWI) Receive holding register ReaDY\r
 996 #define AT91C_TWI_TXRDY       ((unsigned int) 0x1 <<  2) // (TWI) Transmit holding register ReaDY\r
 997 #define AT91C_TWI_OVRE        ((unsigned int) 0x1 <<  6) // (TWI) Overrun Error\r
 998 #define AT91C_TWI_UNRE        ((unsigned int) 0x1 <<  7) // (TWI) Underrun Error\r
 999 #define AT91C_TWI_NACK        ((unsigned int) 0x1 <<  8) // (TWI) Not Acknowledged\r
1000 // -------- TWI_IER : (TWI Offset: 0x24) TWI Interrupt Enable Register -------- \r
1001 // -------- TWI_IDR : (TWI Offset: 0x28) TWI Interrupt Disable Register -------- \r
1002 // -------- TWI_IMR : (TWI Offset: 0x2c) TWI Interrupt Mask Register -------- \r
1003 \r
1004 // *****************************************************************************\r
1005 //              SOFTWARE API DEFINITION  FOR PWMC Channel Interface\r
1006 // *****************************************************************************\r
1007 typedef struct _AT91S_PWMC_CH {\r
1008         AT91_REG         PWMC_CMR;      // Channel Mode Register\r
1009         AT91_REG         PWMC_CDTYR;    // Channel Duty Cycle Register\r
1010         AT91_REG         PWMC_CPRDR;    // Channel Period Register\r
1011         AT91_REG         PWMC_CCNTR;    // Channel Counter Register\r
1012         AT91_REG         PWMC_CUPDR;    // Channel Update Register\r
1013         AT91_REG         PWMC_Reserved[3];      // Reserved\r
1014 } AT91S_PWMC_CH, *AT91PS_PWMC_CH;\r
1015 \r
1016 // -------- PWMC_CMR : (PWMC_CH Offset: 0x0) PWMC Channel Mode Register -------- \r
1017 #define AT91C_PWMC_CPRE       ((unsigned int) 0xF <<  0) // (PWMC_CH) Channel Pre-scaler : PWMC_CLKx\r
1018 #define         AT91C_PWMC_CPRE_MCK                  ((unsigned int) 0x0) // (PWMC_CH) \r
1019 #define         AT91C_PWMC_CPRE_MCKA                 ((unsigned int) 0xB) // (PWMC_CH) \r
1020 #define         AT91C_PWMC_CPRE_MCKB                 ((unsigned int) 0xC) // (PWMC_CH) \r
1021 #define AT91C_PWMC_CALG       ((unsigned int) 0x1 <<  8) // (PWMC_CH) Channel Alignment\r
1022 #define AT91C_PWMC_CPOL       ((unsigned int) 0x1 <<  9) // (PWMC_CH) Channel Polarity\r
1023 #define AT91C_PWMC_CPD        ((unsigned int) 0x1 << 10) // (PWMC_CH) Channel Update Period\r
1024 // -------- PWMC_CDTYR : (PWMC_CH Offset: 0x4) PWMC Channel Duty Cycle Register -------- \r
1025 #define AT91C_PWMC_CDTY       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Duty Cycle\r
1026 // -------- PWMC_CPRDR : (PWMC_CH Offset: 0x8) PWMC Channel Period Register -------- \r
1027 #define AT91C_PWMC_CPRD       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Period\r
1028 // -------- PWMC_CCNTR : (PWMC_CH Offset: 0xc) PWMC Channel Counter Register -------- \r
1029 #define AT91C_PWMC_CCNT       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Counter\r
1030 // -------- PWMC_CUPDR : (PWMC_CH Offset: 0x10) PWMC Channel Update Register -------- \r
1031 #define AT91C_PWMC_CUPD       ((unsigned int) 0x0 <<  0) // (PWMC_CH) Channel Update\r
1032 \r
1033 // *****************************************************************************\r
1034 //              SOFTWARE API DEFINITION  FOR Pulse Width Modulation Controller Interface\r
1035 // *****************************************************************************\r
1036 typedef struct _AT91S_PWMC {\r
1037         AT91_REG         PWMC_MR;       // PWMC Mode Register\r
1038         AT91_REG         PWMC_ENA;      // PWMC Enable Register\r
1039         AT91_REG         PWMC_DIS;      // PWMC Disable Register\r
1040         AT91_REG         PWMC_SR;       // PWMC Status Register\r
1041         AT91_REG         PWMC_IER;      // PWMC Interrupt Enable Register\r
1042         AT91_REG         PWMC_IDR;      // PWMC Interrupt Disable Register\r
1043         AT91_REG         PWMC_IMR;      // PWMC Interrupt Mask Register\r
1044         AT91_REG         PWMC_ISR;      // PWMC Interrupt Status Register\r
1045         AT91_REG         Reserved0[55];         // \r
1046         AT91_REG         PWMC_VR;       // PWMC Version Register\r
1047         AT91_REG         Reserved1[64];         // \r
1048         AT91S_PWMC_CH    PWMC_CH[4];    // PWMC Channel\r
1049 } AT91S_PWMC, *AT91PS_PWMC;\r
1050 \r
1051 // -------- PWMC_MR : (PWMC Offset: 0x0) PWMC Mode Register -------- \r
1052 #define AT91C_PWMC_DIVA       ((unsigned int) 0xFF <<  0) // (PWMC) CLKA divide factor.\r
1053 #define AT91C_PWMC_PREA       ((unsigned int) 0xF <<  8) // (PWMC) Divider Input Clock Prescaler A\r
1054 #define         AT91C_PWMC_PREA_MCK                  ((unsigned int) 0x0 <<  8) // (PWMC) \r
1055 #define AT91C_PWMC_DIVB       ((unsigned int) 0xFF << 16) // (PWMC) CLKB divide factor.\r
1056 #define AT91C_PWMC_PREB       ((unsigned int) 0xF << 24) // (PWMC) Divider Input Clock Prescaler B\r
1057 #define         AT91C_PWMC_PREB_MCK                  ((unsigned int) 0x0 << 24) // (PWMC) \r
1058 // -------- PWMC_ENA : (PWMC Offset: 0x4) PWMC Enable Register -------- \r
1059 #define AT91C_PWMC_CHID0      ((unsigned int) 0x1 <<  0) // (PWMC) Channel ID 0\r
1060 #define AT91C_PWMC_CHID1      ((unsigned int) 0x1 <<  1) // (PWMC) Channel ID 1\r
1061 #define AT91C_PWMC_CHID2      ((unsigned int) 0x1 <<  2) // (PWMC) Channel ID 2\r
1062 #define AT91C_PWMC_CHID3      ((unsigned int) 0x1 <<  3) // (PWMC) Channel ID 3\r
1063 // -------- PWMC_DIS : (PWMC Offset: 0x8) PWMC Disable Register -------- \r
1064 // -------- PWMC_SR : (PWMC Offset: 0xc) PWMC Status Register -------- \r
1065 // -------- PWMC_IER : (PWMC Offset: 0x10) PWMC Interrupt Enable Register -------- \r
1066 // -------- PWMC_IDR : (PWMC Offset: 0x14) PWMC Interrupt Disable Register -------- \r
1067 // -------- PWMC_IMR : (PWMC Offset: 0x18) PWMC Interrupt Mask Register -------- \r
1068 // -------- PWMC_ISR : (PWMC Offset: 0x1c) PWMC Interrupt Status Register -------- \r
1069 \r
1070 // *****************************************************************************\r
1071 //              SOFTWARE API DEFINITION  FOR USB Device Interface\r
1072 // *****************************************************************************\r
1073 typedef struct _AT91S_UDP {\r
1074         AT91_REG         UDP_NUM;       // Frame Number Register\r
1075         AT91_REG         UDP_GLBSTATE;  // Global State Register\r
1076         AT91_REG         UDP_FADDR;     // Function Address Register\r
1077         AT91_REG         Reserved0[1];  // \r
1078         AT91_REG         UDP_IER;       // Interrupt Enable Register\r
1079         AT91_REG         UDP_IDR;       // Interrupt Disable Register\r
1080         AT91_REG         UDP_IMR;       // Interrupt Mask Register\r
1081         AT91_REG         UDP_ISR;       // Interrupt Status Register\r
1082         AT91_REG         UDP_ICR;       // Interrupt Clear Register\r
1083         AT91_REG         Reserved1[1];  // \r
1084         AT91_REG         UDP_RSTEP;     // Reset Endpoint Register\r
1085         AT91_REG         Reserved2[1];  // \r
1086         AT91_REG         UDP_CSR[6];    // Endpoint Control and Status Register\r
1087         AT91_REG         Reserved3[2];  // \r
1088         AT91_REG         UDP_FDR[6];    // Endpoint FIFO Data Register\r
1089         AT91_REG         Reserved4[3];  // \r
1090         AT91_REG         UDP_TXVC;      // Transceiver Control Register\r
1091 } AT91S_UDP, *AT91PS_UDP;\r
1092 \r
1093 // -------- UDP_FRM_NUM : (UDP Offset: 0x0) USB Frame Number Register -------- \r
1094 #define AT91C_UDP_FRM_NUM     ((unsigned int) 0x7FF <<  0) // (UDP) Frame Number as Defined in the Packet Field Formats\r
1095 #define AT91C_UDP_FRM_ERR     ((unsigned int) 0x1 << 16) // (UDP) Frame Error\r
1096 #define AT91C_UDP_FRM_OK      ((unsigned int) 0x1 << 17) // (UDP) Frame OK\r
1097 // -------- UDP_GLB_STATE : (UDP Offset: 0x4) USB Global State Register -------- \r
1098 #define AT91C_UDP_FADDEN      ((unsigned int) 0x1 <<  0) // (UDP) Function Address Enable\r
1099 #define AT91C_UDP_CONFG       ((unsigned int) 0x1 <<  1) // (UDP) Configured\r
1100 #define AT91C_UDP_ESR         ((unsigned int) 0x1 <<  2) // (UDP) Enable Send Resume\r
1101 #define AT91C_UDP_RSMINPR     ((unsigned int) 0x1 <<  3) // (UDP) A Resume Has Been Sent to the Host\r
1102 #define AT91C_UDP_RMWUPE      ((unsigned int) 0x1 <<  4) // (UDP) Remote Wake Up Enable\r
1103 // -------- UDP_FADDR : (UDP Offset: 0x8) USB Function Address Register -------- \r
1104 #define AT91C_UDP_FADD        ((unsigned int) 0xFF <<  0) // (UDP) Function Address Value\r
1105 #define AT91C_UDP_FEN         ((unsigned int) 0x1 <<  8) // (UDP) Function Enable\r
1106 // -------- UDP_IER : (UDP Offset: 0x10) USB Interrupt Enable Register -------- \r
1107 #define AT91C_UDP_EPINT0      ((unsigned int) 0x1 <<  0) // (UDP) Endpoint 0 Interrupt\r
1108 #define AT91C_UDP_EPINT1      ((unsigned int) 0x1 <<  1) // (UDP) Endpoint 0 Interrupt\r
1109 #define AT91C_UDP_EPINT2      ((unsigned int) 0x1 <<  2) // (UDP) Endpoint 2 Interrupt\r
1110 #define AT91C_UDP_EPINT3      ((unsigned int) 0x1 <<  3) // (UDP) Endpoint 3 Interrupt\r
1111 #define AT91C_UDP_EPINT4      ((unsigned int) 0x1 <<  4) // (UDP) Endpoint 4 Interrupt\r
1112 #define AT91C_UDP_EPINT5      ((unsigned int) 0x1 <<  5) // (UDP) Endpoint 5 Interrupt\r
1113 #define AT91C_UDP_RXSUSP      ((unsigned int) 0x1 <<  8) // (UDP) USB Suspend Interrupt\r
1114 #define AT91C_UDP_RXRSM       ((unsigned int) 0x1 <<  9) // (UDP) USB Resume Interrupt\r
1115 #define AT91C_UDP_EXTRSM      ((unsigned int) 0x1 << 10) // (UDP) USB External Resume Interrupt\r
1116 #define AT91C_UDP_SOFINT      ((unsigned int) 0x1 << 11) // (UDP) USB Start Of frame Interrupt\r
1117 #define AT91C_UDP_WAKEUP      ((unsigned int) 0x1 << 13) // (UDP) USB Resume Interrupt\r
1118 // -------- UDP_IDR : (UDP Offset: 0x14) USB Interrupt Disable Register -------- \r
1119 // -------- UDP_IMR : (UDP Offset: 0x18) USB Interrupt Mask Register -------- \r
1120 // -------- UDP_ISR : (UDP Offset: 0x1c) USB Interrupt Status Register -------- \r
1121 #define AT91C_UDP_ENDBUSRES   ((unsigned int) 0x1 << 12) // (UDP) USB End Of Bus Reset Interrupt\r
1122 // -------- UDP_ICR : (UDP Offset: 0x20) USB Interrupt Clear Register -------- \r
1123 // -------- UDP_RST_EP : (UDP Offset: 0x28) USB Reset Endpoint Register -------- \r
1124 #define AT91C_UDP_EP0         ((unsigned int) 0x1 <<  0) // (UDP) Reset Endpoint 0\r
1125 #define AT91C_UDP_EP1         ((unsigned int) 0x1 <<  1) // (UDP) Reset Endpoint 1\r
1126 #define AT91C_UDP_EP2         ((unsigned int) 0x1 <<  2) // (UDP) Reset Endpoint 2\r
1127 #define AT91C_UDP_EP3         ((unsigned int) 0x1 <<  3) // (UDP) Reset Endpoint 3\r
1128 #define AT91C_UDP_EP4         ((unsigned int) 0x1 <<  4) // (UDP) Reset Endpoint 4\r
1129 #define AT91C_UDP_EP5         ((unsigned int) 0x1 <<  5) // (UDP) Reset Endpoint 5\r
1130 // -------- UDP_CSR : (UDP Offset: 0x30) USB Endpoint Control and Status Register -------- \r
1131 #define AT91C_UDP_TXCOMP      ((unsigned int) 0x1 <<  0) // (UDP) Generates an IN packet with data previously written in the DPR\r
1132 #define AT91C_UDP_RX_DATA_BK0 ((unsigned int) 0x1 <<  1) // (UDP) Receive Data Bank 0\r
1133 #define AT91C_UDP_RXSETUP     ((unsigned int) 0x1 <<  2) // (UDP) Sends STALL to the Host (Control endpoints)\r
1134 #define AT91C_UDP_ISOERROR    ((unsigned int) 0x1 <<  3) // (UDP) Isochronous error (Isochronous endpoints)\r
1135 #define AT91C_UDP_TXPKTRDY    ((unsigned int) 0x1 <<  4) // (UDP) Transmit Packet Ready\r
1136 #define AT91C_UDP_FORCESTALL  ((unsigned int) 0x1 <<  5) // (UDP) Force Stall (used by Control, Bulk and Isochronous endpoints).\r
1137 #define AT91C_UDP_RX_DATA_BK1 ((unsigned int) 0x1 <<  6) // (UDP) Receive Data Bank 1 (only used by endpoints with ping-pong attributes).\r
1138 #define AT91C_UDP_DIR         ((unsigned int) 0x1 <<  7) // (UDP) Transfer Direction\r
1139 #define AT91C_UDP_EPTYPE      ((unsigned int) 0x7 <<  8) // (UDP) Endpoint type\r
1140 #define         AT91C_UDP_EPTYPE_CTRL                 ((unsigned int) 0x0 <<  8) // (UDP) Control\r
1141 #define         AT91C_UDP_EPTYPE_ISO_OUT              ((unsigned int) 0x1 <<  8) // (UDP) Isochronous OUT\r
1142 #define         AT91C_UDP_EPTYPE_BULK_OUT             ((unsigned int) 0x2 <<  8) // (UDP) Bulk OUT\r
1143 #define         AT91C_UDP_EPTYPE_INT_OUT              ((unsigned int) 0x3 <<  8) // (UDP) Interrupt OUT\r
1144 #define         AT91C_UDP_EPTYPE_ISO_IN               ((unsigned int) 0x5 <<  8) // (UDP) Isochronous IN\r
1145 #define         AT91C_UDP_EPTYPE_BULK_IN              ((unsigned int) 0x6 <<  8) // (UDP) Bulk IN\r
1146 #define         AT91C_UDP_EPTYPE_INT_IN               ((unsigned int) 0x7 <<  8) // (UDP) Interrupt IN\r
1147 #define AT91C_UDP_DTGLE       ((unsigned int) 0x1 << 11) // (UDP) Data Toggle\r
1148 #define AT91C_UDP_EPEDS       ((unsigned int) 0x1 << 15) // (UDP) Endpoint Enable Disable\r
1149 #define AT91C_UDP_RXBYTECNT   ((unsigned int) 0x7FF << 16) // (UDP) Number Of Bytes Available in the FIFO\r
1150 // -------- UDP_TXVC : (UDP Offset: 0x74) Transceiver Control Register -------- \r
1151 #define AT91C_UDP_TXVDIS      ((unsigned int) 0x1 <<  8) // (UDP) \r
1152 #define AT91C_UDP_PUON        ((unsigned int) 0x1 <<  9) // (UDP) Pull-up ON\r
1153 \r
1154 // *****************************************************************************\r
1155 //              SOFTWARE API DEFINITION  FOR Timer Counter Channel Interface\r
1156 // *****************************************************************************\r
1157 typedef struct _AT91S_TC {\r
1158         AT91_REG         TC_CCR;        // Channel Control Register\r
1159         AT91_REG         TC_CMR;        // Channel Mode Register (Capture Mode / Waveform Mode)\r
1160         AT91_REG         Reserved0[2];  // \r
1161         AT91_REG         TC_CV;         // Counter Value\r
1162         AT91_REG         TC_RA;         // Register A\r
1163         AT91_REG         TC_RB;         // Register B\r
1164         AT91_REG         TC_RC;         // Register C\r
1165         AT91_REG         TC_SR;         // Status Register\r
1166         AT91_REG         TC_IER;        // Interrupt Enable Register\r
1167         AT91_REG         TC_IDR;        // Interrupt Disable Register\r
1168         AT91_REG         TC_IMR;        // Interrupt Mask Register\r
1169 } AT91S_TC, *AT91PS_TC;\r
1170 \r
1171 // -------- TC_CCR : (TC Offset: 0x0) TC Channel Control Register -------- \r
1172 #define AT91C_TC_CLKEN        ((unsigned int) 0x1 <<  0) // (TC) Counter Clock Enable Command\r
1173 #define AT91C_TC_CLKDIS       ((unsigned int) 0x1 <<  1) // (TC) Counter Clock Disable Command\r
1174 #define AT91C_TC_SWTRG        ((unsigned int) 0x1 <<  2) // (TC) Software Trigger Command\r
1175 // -------- TC_CMR : (TC Offset: 0x4) TC Channel Mode Register: Capture Mode / Waveform Mode -------- \r
1176 #define AT91C_TC_CLKS         ((unsigned int) 0x7 <<  0) // (TC) Clock Selection\r
1177 #define         AT91C_TC_CLKS_TIMER_DIV1_CLOCK     ((unsigned int) 0x0) // (TC) Clock selected: TIMER_DIV1_CLOCK\r
1178 #define         AT91C_TC_CLKS_TIMER_DIV2_CLOCK     ((unsigned int) 0x1) // (TC) Clock selected: TIMER_DIV2_CLOCK\r
1179 #define         AT91C_TC_CLKS_TIMER_DIV3_CLOCK     ((unsigned int) 0x2) // (TC) Clock selected: TIMER_DIV3_CLOCK\r
1180 #define         AT91C_TC_CLKS_TIMER_DIV4_CLOCK     ((unsigned int) 0x3) // (TC) Clock selected: TIMER_DIV4_CLOCK\r
1181 #define         AT91C_TC_CLKS_TIMER_DIV5_CLOCK     ((unsigned int) 0x4) // (TC) Clock selected: TIMER_DIV5_CLOCK\r
1182 #define         AT91C_TC_CLKS_XC0                  ((unsigned int) 0x5) // (TC) Clock selected: XC0\r
1183 #define         AT91C_TC_CLKS_XC1                  ((unsigned int) 0x6) // (TC) Clock selected: XC1\r
1184 #define         AT91C_TC_CLKS_XC2                  ((unsigned int) 0x7) // (TC) Clock selected: XC2\r
1185 #define AT91C_TC_CLKI         ((unsigned int) 0x1 <<  3) // (TC) Clock Invert\r
1186 #define AT91C_TC_BURST        ((unsigned int) 0x3 <<  4) // (TC) Burst Signal Selection\r
1187 #define         AT91C_TC_BURST_NONE                 ((unsigned int) 0x0 <<  4) // (TC) The clock is not gated by an external signal\r
1188 #define         AT91C_TC_BURST_XC0                  ((unsigned int) 0x1 <<  4) // (TC) XC0 is ANDed with the selected clock\r
1189 #define         AT91C_TC_BURST_XC1                  ((unsigned int) 0x2 <<  4) // (TC) XC1 is ANDed with the selected clock\r
1190 #define         AT91C_TC_BURST_XC2                  ((unsigned int) 0x3 <<  4) // (TC) XC2 is ANDed with the selected clock\r
1191 #define AT91C_TC_CPCSTOP      ((unsigned int) 0x1 <<  6) // (TC) Counter Clock Stopped with RC Compare\r
1192 #define AT91C_TC_LDBSTOP      ((unsigned int) 0x1 <<  6) // (TC) Counter Clock Stopped with RB Loading\r
1193 #define AT91C_TC_CPCDIS       ((unsigned int) 0x1 <<  7) // (TC) Counter Clock Disable with RC Compare\r
1194 #define AT91C_TC_LDBDIS       ((unsigned int) 0x1 <<  7) // (TC) Counter Clock Disabled with RB Loading\r
1195 #define AT91C_TC_ETRGEDG      ((unsigned int) 0x3 <<  8) // (TC) External Trigger Edge Selection\r
1196 #define         AT91C_TC_ETRGEDG_NONE                 ((unsigned int) 0x0 <<  8) // (TC) Edge: None\r
1197 #define         AT91C_TC_ETRGEDG_RISING               ((unsigned int) 0x1 <<  8) // (TC) Edge: rising edge\r
1198 #define         AT91C_TC_ETRGEDG_FALLING              ((unsigned int) 0x2 <<  8) // (TC) Edge: falling edge\r
1199 #define         AT91C_TC_ETRGEDG_BOTH                 ((unsigned int) 0x3 <<  8) // (TC) Edge: each edge\r
1200 #define AT91C_TC_EEVTEDG      ((unsigned int) 0x3 <<  8) // (TC) External Event Edge Selection\r
1201 #define         AT91C_TC_EEVTEDG_NONE                 ((unsigned int) 0x0 <<  8) // (TC) Edge: None\r
1202 #define         AT91C_TC_EEVTEDG_RISING               ((unsigned int) 0x1 <<  8) // (TC) Edge: rising edge\r
1203 #define         AT91C_TC_EEVTEDG_FALLING              ((unsigned int) 0x2 <<  8) // (TC) Edge: falling edge\r
1204 #define         AT91C_TC_EEVTEDG_BOTH                 ((unsigned int) 0x3 <<  8) // (TC) Edge: each edge\r
1205 #define AT91C_TC_EEVT         ((unsigned int) 0x3 << 10) // (TC) External Event  Selection\r
1206 #define         AT91C_TC_EEVT_TIOB                 ((unsigned int) 0x0 << 10) // (TC) Signal selected as external event: TIOB TIOB direction: input\r
1207 #define         AT91C_TC_EEVT_XC0                  ((unsigned int) 0x1 << 10) // (TC) Signal selected as external event: XC0 TIOB direction: output\r
1208 #define         AT91C_TC_EEVT_XC1                  ((unsigned int) 0x2 << 10) // (TC) Signal selected as external event: XC1 TIOB direction: output\r
1209 #define         AT91C_TC_EEVT_XC2                  ((unsigned int) 0x3 << 10) // (TC) Signal selected as external event: XC2 TIOB direction: output\r
1210 #define AT91C_TC_ABETRG       ((unsigned int) 0x1 << 10) // (TC) TIOA or TIOB External Trigger Selection\r
1211 #define AT91C_TC_ENETRG       ((unsigned int) 0x1 << 12) // (TC) External Event Trigger enable\r
1212 #define AT91C_TC_WAVESEL      ((unsigned int) 0x3 << 13) // (TC) Waveform  Selection\r
1213 #define         AT91C_TC_WAVESEL_UP                   ((unsigned int) 0x0 << 13) // (TC) UP mode without atomatic trigger on RC Compare\r
1214 #define         AT91C_TC_WAVESEL_UPDOWN               ((unsigned int) 0x1 << 13) // (TC) UPDOWN mode without automatic trigger on RC Compare\r
1215 #define         AT91C_TC_WAVESEL_UP_AUTO              ((unsigned int) 0x2 << 13) // (TC) UP mode with automatic trigger on RC Compare\r
1216 #define         AT91C_TC_WAVESEL_UPDOWN_AUTO          ((unsigned int) 0x3 << 13) // (TC) UPDOWN mode with automatic trigger on RC Compare\r
1217 #define AT91C_TC_CPCTRG       ((unsigned int) 0x1 << 14) // (TC) RC Compare Trigger Enable\r
1218 #define AT91C_TC_WAVE         ((unsigned int) 0x1 << 15) // (TC) \r
1219 #define AT91C_TC_ACPA         ((unsigned int) 0x3 << 16) // (TC) RA Compare Effect on TIOA\r
1220 #define         AT91C_TC_ACPA_NONE                 ((unsigned int) 0x0 << 16) // (TC) Effect: none\r
1221 #define         AT91C_TC_ACPA_SET                  ((unsigned int) 0x1 << 16) // (TC) Effect: set\r
1222 #define         AT91C_TC_ACPA_CLEAR                ((unsigned int) 0x2 << 16) // (TC) Effect: clear\r
1223 #define         AT91C_TC_ACPA_TOGGLE               ((unsigned int) 0x3 << 16) // (TC) Effect: toggle\r
1224 #define AT91C_TC_LDRA         ((unsigned int) 0x3 << 16) // (TC) RA Loading Selection\r
1225 #define         AT91C_TC_LDRA_NONE                 ((unsigned int) 0x0 << 16) // (TC) Edge: None\r
1226 #define         AT91C_TC_LDRA_RISING               ((unsigned int) 0x1 << 16) // (TC) Edge: rising edge of TIOA\r
1227 #define         AT91C_TC_LDRA_FALLING              ((unsigned int) 0x2 << 16) // (TC) Edge: falling edge of TIOA\r
1228 #define         AT91C_TC_LDRA_BOTH                 ((unsigned int) 0x3 << 16) // (TC) Edge: each edge of TIOA\r
1229 #define AT91C_TC_ACPC         ((unsigned int) 0x3 << 18) // (TC) RC Compare Effect on TIOA\r
1230 #define         AT91C_TC_ACPC_NONE                 ((unsigned int) 0x0 << 18) // (TC) Effect: none\r
1231 #define         AT91C_TC_ACPC_SET                  ((unsigned int) 0x1 << 18) // (TC) Effect: set\r
1232 #define         AT91C_TC_ACPC_CLEAR                ((unsigned int) 0x2 << 18) // (TC) Effect: clear\r
1233 #define         AT91C_TC_ACPC_TOGGLE               ((unsigned int) 0x3 << 18) // (TC) Effect: toggle\r
1234 #define AT91C_TC_LDRB         ((unsigned int) 0x3 << 18) // (TC) RB Loading Selection\r
1235 #define         AT91C_TC_LDRB_NONE                 ((unsigned int) 0x0 << 18) // (TC) Edge: None\r
1236 #define         AT91C_TC_LDRB_RISING               ((unsigned int) 0x1 << 18) // (TC) Edge: rising edge of TIOA\r
1237 #define         AT91C_TC_LDRB_FALLING              ((unsigned int) 0x2 << 18) // (TC) Edge: falling edge of TIOA\r
1238 #define         AT91C_TC_LDRB_BOTH                 ((unsigned int) 0x3 << 18) // (TC) Edge: each edge of TIOA\r
1239 #define AT91C_TC_AEEVT        ((unsigned int) 0x3 << 20) // (TC) External Event Effect on TIOA\r
1240 #define         AT91C_TC_AEEVT_NONE                 ((unsigned int) 0x0 << 20) // (TC) Effect: none\r
1241 #define         AT91C_TC_AEEVT_SET                  ((unsigned int) 0x1 << 20) // (TC) Effect: set\r
1242 #define         AT91C_TC_AEEVT_CLEAR                ((unsigned int) 0x2 << 20) // (TC) Effect: clear\r
1243 #define         AT91C_TC_AEEVT_TOGGLE               ((unsigned int) 0x3 << 20) // (TC) Effect: toggle\r
1244 #define AT91C_TC_ASWTRG       ((unsigned int) 0x3 << 22) // (TC) Software Trigger Effect on TIOA\r
1245 #define         AT91C_TC_ASWTRG_NONE                 ((unsigned int) 0x0 << 22) // (TC) Effect: none\r
1246 #define         AT91C_TC_ASWTRG_SET                  ((unsigned int) 0x1 << 22) // (TC) Effect: set\r
1247 #define         AT91C_TC_ASWTRG_CLEAR                ((unsigned int) 0x2 << 22) // (TC) Effect: clear\r
1248 #define         AT91C_TC_ASWTRG_TOGGLE               ((unsigned int) 0x3 << 22) // (TC) Effect: toggle\r
1249 #define AT91C_TC_BCPB         ((unsigned int) 0x3 << 24) // (TC) RB Compare Effect on TIOB\r
1250 #define         AT91C_TC_BCPB_NONE                 ((unsigned int) 0x0 << 24) // (TC) Effect: none\r
1251 #define         AT91C_TC_BCPB_SET                  ((unsigned int) 0x1 << 24) // (TC) Effect: set\r
1252 #define         AT91C_TC_BCPB_CLEAR                ((unsigned int) 0x2 << 24) // (TC) Effect: clear\r
1253 #define         AT91C_TC_BCPB_TOGGLE               ((unsigned int) 0x3 << 24) // (TC) Effect: toggle\r
1254 #define AT91C_TC_BCPC         ((unsigned int) 0x3 << 26) // (TC) RC Compare Effect on TIOB\r
1255 #define         AT91C_TC_BCPC_NONE                 ((unsigned int) 0x0 << 26) // (TC) Effect: none\r
1256 #define         AT91C_TC_BCPC_SET                  ((unsigned int) 0x1 << 26) // (TC) Effect: set\r
1257 #define         AT91C_TC_BCPC_CLEAR                ((unsigned int) 0x2 << 26) // (TC) Effect: clear\r
1258 #define         AT91C_TC_BCPC_TOGGLE               ((unsigned int) 0x3 << 26) // (TC) Effect: toggle\r
1259 #define AT91C_TC_BEEVT        ((unsigned int) 0x3 << 28) // (TC) External Event Effect on TIOB\r
1260 #define         AT91C_TC_BEEVT_NONE                 ((unsigned int) 0x0 << 28) // (TC) Effect: none\r
1261 #define         AT91C_TC_BEEVT_SET                  ((unsigned int) 0x1 << 28) // (TC) Effect: set\r
1262 #define         AT91C_TC_BEEVT_CLEAR                ((unsigned int) 0x2 << 28) // (TC) Effect: clear\r
1263 #define         AT91C_TC_BEEVT_TOGGLE               ((unsigned int) 0x3 << 28) // (TC) Effect: toggle\r
1264 #define AT91C_TC_BSWTRG       ((unsigned int) 0x3 << 30) // (TC) Software Trigger Effect on TIOB\r
1265 #define         AT91C_TC_BSWTRG_NONE                 ((unsigned int) 0x0 << 30) // (TC) Effect: none\r
1266 #define         AT91C_TC_BSWTRG_SET                  ((unsigned int) 0x1 << 30) // (TC) Effect: set\r
1267 #define         AT91C_TC_BSWTRG_CLEAR                ((unsigned int) 0x2 << 30) // (TC) Effect: clear\r
1268 #define         AT91C_TC_BSWTRG_TOGGLE               ((unsigned int) 0x3 << 30) // (TC) Effect: toggle\r
1269 // -------- TC_SR : (TC Offset: 0x20) TC Channel Status Register -------- \r
1270 #define AT91C_TC_COVFS        ((unsigned int) 0x1 <<  0) // (TC) Counter Overflow\r
1271 #define AT91C_TC_LOVRS        ((unsigned int) 0x1 <<  1) // (TC) Load Overrun\r
1272 #define AT91C_TC_CPAS         ((unsigned int) 0x1 <<  2) // (TC) RA Compare\r
1273 #define AT91C_TC_CPBS         ((unsigned int) 0x1 <<  3) // (TC) RB Compare\r
1274 #define AT91C_TC_CPCS         ((unsigned int) 0x1 <<  4) // (TC) RC Compare\r
1275 #define AT91C_TC_LDRAS        ((unsigned int) 0x1 <<  5) // (TC) RA Loading\r
1276 #define AT91C_TC_LDRBS        ((unsigned int) 0x1 <<  6) // (TC) RB Loading\r
1277 #define AT91C_TC_ETRGS        ((unsigned int) 0x1 <<  7) // (TC) External Trigger\r
1278 #define AT91C_TC_CLKSTA       ((unsigned int) 0x1 << 16) // (TC) Clock Enabling\r
1279 #define AT91C_TC_MTIOA        ((unsigned int) 0x1 << 17) // (TC) TIOA Mirror\r
1280 #define AT91C_TC_MTIOB        ((unsigned int) 0x1 << 18) // (TC) TIOA Mirror\r
1281 // -------- TC_IER : (TC Offset: 0x24) TC Channel Interrupt Enable Register -------- \r
1282 // -------- TC_IDR : (TC Offset: 0x28) TC Channel Interrupt Disable Register -------- \r
1283 // -------- TC_IMR : (TC Offset: 0x2c) TC Channel Interrupt Mask Register -------- \r
1284 \r
1285 // *****************************************************************************\r
1286 //              SOFTWARE API DEFINITION  FOR Timer Counter Interface\r
1287 // *****************************************************************************\r
1288 typedef struct _AT91S_TCB {\r
1289         AT91S_TC         TCB_TC0;       // TC Channel 0\r
1290         AT91_REG         Reserved0[4];  // \r
1291         AT91S_TC         TCB_TC1;       // TC Channel 1\r
1292         AT91_REG         Reserved1[4];  // \r
1293         AT91S_TC         TCB_TC2;       // TC Channel 2\r
1294         AT91_REG         Reserved2[4];  // \r
1295         AT91_REG         TCB_BCR;       // TC Block Control Register\r
1296         AT91_REG         TCB_BMR;       // TC Block Mode Register\r
1297 } AT91S_TCB, *AT91PS_TCB;\r
1298 \r
1299 // -------- TCB_BCR : (TCB Offset: 0xc0) TC Block Control Register -------- \r
1300 #define AT91C_TCB_SYNC        ((unsigned int) 0x1 <<  0) // (TCB) Synchro Command\r
1301 // -------- TCB_BMR : (TCB Offset: 0xc4) TC Block Mode Register -------- \r
1302 #define AT91C_TCB_TC0XC0S     ((unsigned int) 0x3 <<  0) // (TCB) External Clock Signal 0 Selection\r
1303 #define         AT91C_TCB_TC0XC0S_TCLK0                ((unsigned int) 0x0) // (TCB) TCLK0 connected to XC0\r
1304 #define         AT91C_TCB_TC0XC0S_NONE                 ((unsigned int) 0x1) // (TCB) None signal connected to XC0\r
1305 #define         AT91C_TCB_TC0XC0S_TIOA1                ((unsigned int) 0x2) // (TCB) TIOA1 connected to XC0\r
1306 #define         AT91C_TCB_TC0XC0S_TIOA2                ((unsigned int) 0x3) // (TCB) TIOA2 connected to XC0\r
1307 #define AT91C_TCB_TC1XC1S     ((unsigned int) 0x3 <<  2) // (TCB) External Clock Signal 1 Selection\r
1308 #define         AT91C_TCB_TC1XC1S_TCLK1                ((unsigned int) 0x0 <<  2) // (TCB) TCLK1 connected to XC1\r
1309 #define         AT91C_TCB_TC1XC1S_NONE                 ((unsigned int) 0x1 <<  2) // (TCB) None signal connected to XC1\r
1310 #define         AT91C_TCB_TC1XC1S_TIOA0                ((unsigned int) 0x2 <<  2) // (TCB) TIOA0 connected to XC1\r
1311 #define         AT91C_TCB_TC1XC1S_TIOA2                ((unsigned int) 0x3 <<  2) // (TCB) TIOA2 connected to XC1\r
1312 #define AT91C_TCB_TC2XC2S     ((unsigned int) 0x3 <<  4) // (TCB) External Clock Signal 2 Selection\r
1313 #define         AT91C_TCB_TC2XC2S_TCLK2                ((unsigned int) 0x0 <<  4) // (TCB) TCLK2 connected to XC2\r
1314 #define         AT91C_TCB_TC2XC2S_NONE                 ((unsigned int) 0x1 <<  4) // (TCB) None signal connected to XC2\r
1315 #define         AT91C_TCB_TC2XC2S_TIOA0                ((unsigned int) 0x2 <<  4) // (TCB) TIOA0 connected to XC2\r
1316 #define         AT91C_TCB_TC2XC2S_TIOA1                ((unsigned int) 0x3 <<  4) // (TCB) TIOA2 connected to XC2\r
1317 \r
1318 // *****************************************************************************\r
1319 //              SOFTWARE API DEFINITION  FOR Control Area Network MailBox Interface\r
1320 // *****************************************************************************\r
1321 typedef struct _AT91S_CAN_MB {\r
1322         AT91_REG         CAN_MB_MMR;    // MailBox Mode Register\r
1323         AT91_REG         CAN_MB_MAM;    // MailBox Acceptance Mask Register\r
1324         AT91_REG         CAN_MB_MID;    // MailBox ID Register\r
1325         AT91_REG         CAN_MB_MFID;   // MailBox Family ID Register\r
1326         AT91_REG         CAN_MB_MSR;    // MailBox Status Register\r
1327         AT91_REG         CAN_MB_MDL;    // MailBox Data Low Register\r
1328         AT91_REG         CAN_MB_MDH;    // MailBox Data High Register\r
1329         AT91_REG         CAN_MB_MCR;    // MailBox Control Register\r
1330 } AT91S_CAN_MB, *AT91PS_CAN_MB;\r
1331 \r
1332 // -------- CAN_MMR : (CAN_MB Offset: 0x0) CAN Message Mode Register -------- \r
1333 #define AT91C_CAN_MTIMEMARK   ((unsigned int) 0xFFFF <<  0) // (CAN_MB) Mailbox Timemark\r
1334 #define AT91C_CAN_PRIOR       ((unsigned int) 0xF << 16) // (CAN_MB) Mailbox Priority\r
1335 #define AT91C_CAN_MOT         ((unsigned int) 0x7 << 24) // (CAN_MB) Mailbox Object Type\r
1336 #define         AT91C_CAN_MOT_DIS                  ((unsigned int) 0x0 << 24) // (CAN_MB) \r
1337 #define         AT91C_CAN_MOT_RX                   ((unsigned int) 0x1 << 24) // (CAN_MB) \r
1338 #define         AT91C_CAN_MOT_RXOVERWRITE          ((unsigned int) 0x2 << 24) // (CAN_MB) \r
1339 #define         AT91C_CAN_MOT_TX                   ((unsigned int) 0x3 << 24) // (CAN_MB) \r
1340 #define         AT91C_CAN_MOT_CONSUMER             ((unsigned int) 0x4 << 24) // (CAN_MB) \r
1341 #define         AT91C_CAN_MOT_PRODUCER             ((unsigned int) 0x5 << 24) // (CAN_MB) \r
1342 // -------- CAN_MAM : (CAN_MB Offset: 0x4) CAN Message Acceptance Mask Register -------- \r
1343 #define AT91C_CAN_MIDvB       ((unsigned int) 0x3FFFF <<  0) // (CAN_MB) Complementary bits for identifier in extended mode\r
1344 #define AT91C_CAN_MIDvA       ((unsigned int) 0x7FF << 18) // (CAN_MB) Identifier for standard frame mode\r
1345 #define AT91C_CAN_MIDE        ((unsigned int) 0x1 << 29) // (CAN_MB) Identifier Version\r
1346 // -------- CAN_MID : (CAN_MB Offset: 0x8) CAN Message ID Register -------- \r
1347 // -------- CAN_MFID : (CAN_MB Offset: 0xc) CAN Message Family ID Register -------- \r
1348 // -------- CAN_MSR : (CAN_MB Offset: 0x10) CAN Message Status Register -------- \r
1349 #define AT91C_CAN_MTIMESTAMP  ((unsigned int) 0xFFFF <<  0) // (CAN_MB) Timer Value\r
1350 #define AT91C_CAN_MDLC        ((unsigned int) 0xF << 16) // (CAN_MB) Mailbox Data Length Code\r
1351 #define AT91C_CAN_MRTR        ((unsigned int) 0x1 << 20) // (CAN_MB) Mailbox Remote Transmission Request\r
1352 #define AT91C_CAN_MABT        ((unsigned int) 0x1 << 22) // (CAN_MB) Mailbox Message Abort\r
1353 #define AT91C_CAN_MRDY        ((unsigned int) 0x1 << 23) // (CAN_MB) Mailbox Ready\r
1354 #define AT91C_CAN_MMI         ((unsigned int) 0x1 << 24) // (CAN_MB) Mailbox Message Ignored\r
1355 // -------- CAN_MDL : (CAN_MB Offset: 0x14) CAN Message Data Low Register -------- \r
1356 // -------- CAN_MDH : (CAN_MB Offset: 0x18) CAN Message Data High Register -------- \r
1357 // -------- CAN_MCR : (CAN_MB Offset: 0x1c) CAN Message Control Register -------- \r
1358 #define AT91C_CAN_MACR        ((unsigned int) 0x1 << 22) // (CAN_MB) Abort Request for Mailbox\r
1359 #define AT91C_CAN_MTCR        ((unsigned int) 0x1 << 23) // (CAN_MB) Mailbox Transfer Command\r
1360 \r
1361 // *****************************************************************************\r
1362 //              SOFTWARE API DEFINITION  FOR Control Area Network Interface\r
1363 // *****************************************************************************\r
1364 typedef struct _AT91S_CAN {\r
1365         AT91_REG         CAN_MR;        // Mode Register\r
1366         AT91_REG         CAN_IER;       // Interrupt Enable Register\r
1367         AT91_REG         CAN_IDR;       // Interrupt Disable Register\r
1368         AT91_REG         CAN_IMR;       // Interrupt Mask Register\r
1369         AT91_REG         CAN_SR;        // Status Register\r
1370         AT91_REG         CAN_BR;        // Baudrate Register\r
1371         AT91_REG         CAN_TIM;       // Timer Register\r
1372         AT91_REG         CAN_TIMESTP;   // Time Stamp Register\r
1373         AT91_REG         CAN_ECR;       // Error Counter Register\r
1374         AT91_REG         CAN_TCR;       // Transfer Command Register\r
1375         AT91_REG         CAN_ACR;       // Abort Command Register\r
1376         AT91_REG         Reserved0[52];         // \r
1377         AT91_REG         CAN_VR;        // Version Register\r
1378         AT91_REG         Reserved1[64];         // \r
1379         AT91S_CAN_MB     CAN_MB0;       // CAN Mailbox 0\r
1380         AT91S_CAN_MB     CAN_MB1;       // CAN Mailbox 1\r
1381         AT91S_CAN_MB     CAN_MB2;       // CAN Mailbox 2\r
1382         AT91S_CAN_MB     CAN_MB3;       // CAN Mailbox 3\r
1383         AT91S_CAN_MB     CAN_MB4;       // CAN Mailbox 4\r
1384         AT91S_CAN_MB     CAN_MB5;       // CAN Mailbox 5\r
1385         AT91S_CAN_MB     CAN_MB6;       // CAN Mailbox 6\r
1386         AT91S_CAN_MB     CAN_MB7;       // CAN Mailbox 7\r
1387         AT91S_CAN_MB     CAN_MB8;       // CAN Mailbox 8\r
1388         AT91S_CAN_MB     CAN_MB9;       // CAN Mailbox 9\r
1389         AT91S_CAN_MB     CAN_MB10;      // CAN Mailbox 10\r
1390         AT91S_CAN_MB     CAN_MB11;      // CAN Mailbox 11\r
1391         AT91S_CAN_MB     CAN_MB12;      // CAN Mailbox 12\r
1392         AT91S_CAN_MB     CAN_MB13;      // CAN Mailbox 13\r
1393         AT91S_CAN_MB     CAN_MB14;      // CAN Mailbox 14\r
1394         AT91S_CAN_MB     CAN_MB15;      // CAN Mailbox 15\r
1395 } AT91S_CAN, *AT91PS_CAN;\r
1396 \r
1397 // -------- CAN_MR : (CAN Offset: 0x0) CAN Mode Register -------- \r
1398 #define AT91C_CAN_CANEN       ((unsigned int) 0x1 <<  0) // (CAN) CAN Controller Enable\r
1399 #define AT91C_CAN_LPM         ((unsigned int) 0x1 <<  1) // (CAN) Disable/Enable Low Power Mode\r
1400 #define AT91C_CAN_ABM         ((unsigned int) 0x1 <<  2) // (CAN) Disable/Enable Autobaud/Listen Mode\r
1401 #define AT91C_CAN_OVL         ((unsigned int) 0x1 <<  3) // (CAN) Disable/Enable Overload Frame\r
1402 #define AT91C_CAN_TEOF        ((unsigned int) 0x1 <<  4) // (CAN) Time Stamp messages at each end of Frame\r
1403 #define AT91C_CAN_TTM         ((unsigned int) 0x1 <<  5) // (CAN) Disable/Enable Time Trigger Mode\r
1404 #define AT91C_CAN_TIMFRZ      ((unsigned int) 0x1 <<  6) // (CAN) Enable Timer Freeze\r
1405 #define AT91C_CAN_DRPT        ((unsigned int) 0x1 <<  7) // (CAN) Disable Repeat\r
1406 // -------- CAN_IER : (CAN Offset: 0x4) CAN Interrupt Enable Register -------- \r
1407 #define AT91C_CAN_MB0         ((unsigned int) 0x1 <<  0) // (CAN) Mailbox 0 Flag\r
1408 #define AT91C_CAN_MB1         ((unsigned int) 0x1 <<  1) // (CAN) Mailbox 1 Flag\r
1409 #define AT91C_CAN_MB2         ((unsigned int) 0x1 <<  2) // (CAN) Mailbox 2 Flag\r
1410 #define AT91C_CAN_MB3         ((unsigned int) 0x1 <<  3) // (CAN) Mailbox 3 Flag\r
1411 #define AT91C_CAN_MB4         ((unsigned int) 0x1 <<  4) // (CAN) Mailbox 4 Flag\r
1412 #define AT91C_CAN_MB5         ((unsigned int) 0x1 <<  5) // (CAN) Mailbox 5 Flag\r
1413 #define AT91C_CAN_MB6         ((unsigned int) 0x1 <<  6) // (CAN) Mailbox 6 Flag\r
1414 #define AT91C_CAN_MB7         ((unsigned int) 0x1 <<  7) // (CAN) Mailbox 7 Flag\r
1415 #define AT91C_CAN_MB8         ((unsigned int) 0x1 <<  8) // (CAN) Mailbox 8 Flag\r
1416 #define AT91C_CAN_MB9         ((unsigned int) 0x1 <<  9) // (CAN) Mailbox 9 Flag\r
1417 #define AT91C_CAN_MB10        ((unsigned int) 0x1 << 10) // (CAN) Mailbox 10 Flag\r
1418 #define AT91C_CAN_MB11        ((unsigned int) 0x1 << 11) // (CAN) Mailbox 11 Flag\r
1419 #define AT91C_CAN_MB12        ((unsigned int) 0x1 << 12) // (CAN) Mailbox 12 Flag\r
1420 #define AT91C_CAN_MB13        ((unsigned int) 0x1 << 13) // (CAN) Mailbox 13 Flag\r
1421 #define AT91C_CAN_MB14        ((unsigned int) 0x1 << 14) // (CAN) Mailbox 14 Flag\r
1422 #define AT91C_CAN_MB15        ((unsigned int) 0x1 << 15) // (CAN) Mailbox 15 Flag\r
1423 #define AT91C_CAN_ERRA        ((unsigned int) 0x1 << 16) // (CAN) Error Active Mode Flag\r
1424 #define AT91C_CAN_WARN        ((unsigned int) 0x1 << 17) // (CAN) Warning Limit Flag\r
1425 #define AT91C_CAN_ERRP        ((unsigned int) 0x1 << 18) // (CAN) Error Passive Mode Flag\r
1426 #define AT91C_CAN_BOFF        ((unsigned int) 0x1 << 19) // (CAN) Bus Off Mode Flag\r
1427 #define AT91C_CAN_SLEEP       ((unsigned int) 0x1 << 20) // (CAN) Sleep Flag\r
1428 #define AT91C_CAN_WAKEUP      ((unsigned int) 0x1 << 21) // (CAN) Wakeup Flag\r
1429 #define AT91C_CAN_TOVF        ((unsigned int) 0x1 << 22) // (CAN) Timer Overflow Flag\r
1430 #define AT91C_CAN_TSTP        ((unsigned int) 0x1 << 23) // (CAN) Timestamp Flag\r
1431 #define AT91C_CAN_CERR        ((unsigned int) 0x1 << 24) // (CAN) CRC Error\r
1432 #define AT91C_CAN_SERR        ((unsigned int) 0x1 << 25) // (CAN) Stuffing Error\r
1433 #define AT91C_CAN_AERR        ((unsigned int) 0x1 << 26) // (CAN) Acknowledgment Error\r
1434 #define AT91C_CAN_FERR        ((unsigned int) 0x1 << 27) // (CAN) Form Error\r
1435 #define AT91C_CAN_BERR        ((unsigned int) 0x1 << 28) // (CAN) Bit Error\r
1436 // -------- CAN_IDR : (CAN Offset: 0x8) CAN Interrupt Disable Register -------- \r
1437 // -------- CAN_IMR : (CAN Offset: 0xc) CAN Interrupt Mask Register -------- \r
1438 // -------- CAN_SR : (CAN Offset: 0x10) CAN Status Register -------- \r
1439 #define AT91C_CAN_RBSY        ((unsigned int) 0x1 << 29) // (CAN) Receiver Busy\r
1440 #define AT91C_CAN_TBSY        ((unsigned int) 0x1 << 30) // (CAN) Transmitter Busy\r
1441 #define AT91C_CAN_OVLY        ((unsigned int) 0x1 << 31) // (CAN) Overload Busy\r
1442 // -------- CAN_BR : (CAN Offset: 0x14) CAN Baudrate Register -------- \r
1443 #define AT91C_CAN_PHASE2      ((unsigned int) 0x7 <<  0) // (CAN) Phase 2 segment\r
1444 #define AT91C_CAN_PHASE1      ((unsigned int) 0x7 <<  4) // (CAN) Phase 1 segment\r
1445 #define AT91C_CAN_PROPAG      ((unsigned int) 0x7 <<  8) // (CAN) Programmation time segment\r
1446 #define AT91C_CAN_SYNC        ((unsigned int) 0x3 << 12) // (CAN) Re-synchronization jump width segment\r
1447 #define AT91C_CAN_BRP         ((unsigned int) 0x7F << 16) // (CAN) Baudrate Prescaler\r
1448 #define AT91C_CAN_SMP         ((unsigned int) 0x1 << 24) // (CAN) Sampling mode\r
1449 // -------- CAN_TIM : (CAN Offset: 0x18) CAN Timer Register -------- \r
1450 #define AT91C_CAN_TIMER       ((unsigned int) 0xFFFF <<  0) // (CAN) Timer field\r
1451 // -------- CAN_TIMESTP : (CAN Offset: 0x1c) CAN Timestamp Register -------- \r
1452 // -------- CAN_ECR : (CAN Offset: 0x20) CAN Error Counter Register -------- \r
1453 #define AT91C_CAN_REC         ((unsigned int) 0xFF <<  0) // (CAN) Receive Error Counter\r
1454 #define AT91C_CAN_TEC         ((unsigned int) 0xFF << 16) // (CAN) Transmit Error Counter\r
1455 // -------- CAN_TCR : (CAN Offset: 0x24) CAN Transfer Command Register -------- \r
1456 #define AT91C_CAN_TIMRST      ((unsigned int) 0x1 << 31) // (CAN) Timer Reset Field\r
1457 // -------- CAN_ACR : (CAN Offset: 0x28) CAN Abort Command Register -------- \r
1458 \r
1459 // *****************************************************************************\r
1460 //              SOFTWARE API DEFINITION  FOR Ethernet MAC 10/100\r
1461 // *****************************************************************************\r
1462 typedef struct _AT91S_EMAC {\r
1463         AT91_REG         EMAC_NCR;      // Network Control Register\r
1464         AT91_REG         EMAC_NCFGR;    // Network Configuration Register\r
1465         AT91_REG         EMAC_NSR;      // Network Status Register\r
1466         AT91_REG         Reserved0[2];  // \r
1467         AT91_REG         EMAC_TSR;      // Transmit Status Register\r
1468         AT91_REG         EMAC_RBQP;     // Receive Buffer Queue Pointer\r
1469         AT91_REG         EMAC_TBQP;     // Transmit Buffer Queue Pointer\r
1470         AT91_REG         EMAC_RSR;      // Receive Status Register\r
1471         AT91_REG         EMAC_ISR;      // Interrupt Status Register\r
1472         AT91_REG         EMAC_IER;      // Interrupt Enable Register\r
1473         AT91_REG         EMAC_IDR;      // Interrupt Disable Register\r
1474         AT91_REG         EMAC_IMR;      // Interrupt Mask Register\r
1475         AT91_REG         EMAC_MAN;      // PHY Maintenance Register\r
1476         AT91_REG         EMAC_PTR;      // Pause Time Register\r
1477         AT91_REG         EMAC_PFR;      // Pause Frames received Register\r
1478         AT91_REG         EMAC_FTO;      // Frames Transmitted OK Register\r
1479         AT91_REG         EMAC_SCF;      // Single Collision Frame Register\r
1480         AT91_REG         EMAC_MCF;      // Multiple Collision Frame Register\r
1481         AT91_REG         EMAC_FRO;      // Frames Received OK Register\r
1482         AT91_REG         EMAC_FCSE;     // Frame Check Sequence Error Register\r
1483         AT91_REG         EMAC_ALE;      // Alignment Error Register\r
1484         AT91_REG         EMAC_DTF;      // Deferred Transmission Frame Register\r
1485         AT91_REG         EMAC_LCOL;     // Late Collision Register\r
1486         AT91_REG         EMAC_ECOL;     // Excessive Collision Register\r
1487         AT91_REG         EMAC_TUND;     // Transmit Underrun Error Register\r
1488         AT91_REG         EMAC_CSE;      // Carrier Sense Error Register\r
1489         AT91_REG         EMAC_RRE;      // Receive Ressource Error Register\r
1490         AT91_REG         EMAC_ROV;      // Receive Overrun Errors Register\r
1491         AT91_REG         EMAC_RSE;      // Receive Symbol Errors Register\r
1492         AT91_REG         EMAC_ELE;      // Excessive Length Errors Register\r
1493         AT91_REG         EMAC_RJA;      // Receive Jabbers Register\r
1494         AT91_REG         EMAC_USF;      // Undersize Frames Register\r
1495         AT91_REG         EMAC_STE;      // SQE Test Error Register\r
1496         AT91_REG         EMAC_RLE;      // Receive Length Field Mismatch Register\r
1497         AT91_REG         EMAC_TPF;      // Transmitted Pause Frames Register\r
1498         AT91_REG         EMAC_HRB;      // Hash Address Bottom[31:0]\r
1499         AT91_REG         EMAC_HRT;      // Hash Address Top[63:32]\r
1500         AT91_REG         EMAC_SA1L;     // Specific Address 1 Bottom, First 4 bytes\r
1501         AT91_REG         EMAC_SA1H;     // Specific Address 1 Top, Last 2 bytes\r
1502         AT91_REG         EMAC_SA2L;     // Specific Address 2 Bottom, First 4 bytes\r
1503         AT91_REG         EMAC_SA2H;     // Specific Address 2 Top, Last 2 bytes\r
1504         AT91_REG         EMAC_SA3L;     // Specific Address 3 Bottom, First 4 bytes\r
1505         AT91_REG         EMAC_SA3H;     // Specific Address 3 Top, Last 2 bytes\r
1506         AT91_REG         EMAC_SA4L;     // Specific Address 4 Bottom, First 4 bytes\r
1507         AT91_REG         EMAC_SA4H;     // Specific Address 4 Top, Last 2 bytes\r
1508         AT91_REG         EMAC_TID;      // Type ID Checking Register\r
1509         AT91_REG         EMAC_TPQ;      // Transmit Pause Quantum Register\r
1510         AT91_REG         EMAC_USRIO;    // USER Input/Output Register\r
1511         AT91_REG         EMAC_WOL;      // Wake On LAN Register\r
1512         AT91_REG         Reserved1[13];         // \r
1513         AT91_REG         EMAC_REV;      // Revision Register\r
1514 } AT91S_EMAC, *AT91PS_EMAC;\r
1515 \r
1516 // -------- EMAC_NCR : (EMAC Offset: 0x0)  -------- \r
1517 #define AT91C_EMAC_LB         ((unsigned int) 0x1 <<  0) // (EMAC) Loopback. Optional. When set, loopback signal is at high level.\r
1518 #define AT91C_EMAC_LLB        ((unsigned int) 0x1 <<  1) // (EMAC) Loopback local. \r
1519 #define AT91C_EMAC_RE         ((unsigned int) 0x1 <<  2) // (EMAC) Receive enable. \r
1520 #define AT91C_EMAC_TE         ((unsigned int) 0x1 <<  3) // (EMAC) Transmit enable. \r
1521 #define AT91C_EMAC_MPE        ((unsigned int) 0x1 <<  4) // (EMAC) Management port enable. \r
1522 #define AT91C_EMAC_CLRSTAT    ((unsigned int) 0x1 <<  5) // (EMAC) Clear statistics registers. \r
1523 #define AT91C_EMAC_INCSTAT    ((unsigned int) 0x1 <<  6) // (EMAC) Increment statistics registers. \r
1524 #define AT91C_EMAC_WESTAT     ((unsigned int) 0x1 <<  7) // (EMAC) Write enable for statistics registers. \r
1525 #define AT91C_EMAC_BP         ((unsigned int) 0x1 <<  8) // (EMAC) Back pressure. \r
1526 #define AT91C_EMAC_TSTART     ((unsigned int) 0x1 <<  9) // (EMAC) Start Transmission. \r
1527 #define AT91C_EMAC_THALT      ((unsigned int) 0x1 << 10) // (EMAC) Transmission Halt. \r
1528 #define AT91C_EMAC_TPFR       ((unsigned int) 0x1 << 11) // (EMAC) Transmit pause frame \r
1529 #define AT91C_EMAC_TZQ        ((unsigned int) 0x1 << 12) // (EMAC) Transmit zero quantum pause frame\r
1530 // -------- EMAC_NCFGR : (EMAC Offset: 0x4) Network Configuration Register -------- \r
1531 #define AT91C_EMAC_SPD        ((unsigned int) 0x1 <<  0) // (EMAC) Speed. \r
1532 #define AT91C_EMAC_FD         ((unsigned int) 0x1 <<  1) // (EMAC) Full duplex. \r
1533 #define AT91C_EMAC_JFRAME     ((unsigned int) 0x1 <<  3) // (EMAC) Jumbo Frames. \r
1534 #define AT91C_EMAC_CAF        ((unsigned int) 0x1 <<  4) // (EMAC) Copy all frames. \r
1535 #define AT91C_EMAC_NBC        ((unsigned int) 0x1 <<  5) // (EMAC) No broadcast. \r
1536 #define AT91C_EMAC_MTI        ((unsigned int) 0x1 <<  6) // (EMAC) Multicast hash event enable\r
1537 #define AT91C_EMAC_UNI        ((unsigned int) 0x1 <<  7) // (EMAC) Unicast hash enable. \r
1538 #define AT91C_EMAC_BIG        ((unsigned int) 0x1 <<  8) // (EMAC) Receive 1522 bytes. \r
1539 #define AT91C_EMAC_EAE        ((unsigned int) 0x1 <<  9) // (EMAC) External address match enable. \r
1540 #define AT91C_EMAC_CLK        ((unsigned int) 0x3 << 10) // (EMAC) \r
1541 #define         AT91C_EMAC_CLK_HCLK_8               ((unsigned int) 0x0 << 10) // (EMAC) HCLK divided by 8\r
1542 #define         AT91C_EMAC_CLK_HCLK_16              ((unsigned int) 0x1 << 10) // (EMAC) HCLK divided by 16\r
1543 #define         AT91C_EMAC_CLK_HCLK_32              ((unsigned int) 0x2 << 10) // (EMAC) HCLK divided by 32\r
1544 #define         AT91C_EMAC_CLK_HCLK_64              ((unsigned int) 0x3 << 10) // (EMAC) HCLK divided by 64\r
1545 #define AT91C_EMAC_RTY        ((unsigned int) 0x1 << 12) // (EMAC) \r
1546 #define AT91C_EMAC_PAE        ((unsigned int) 0x1 << 13) // (EMAC) \r
1547 #define AT91C_EMAC_RBOF       ((unsigned int) 0x3 << 14) // (EMAC) \r
1548 #define         AT91C_EMAC_RBOF_OFFSET_0             ((unsigned int) 0x0 << 14) // (EMAC) no offset from start of receive buffer\r
1549 #define         AT91C_EMAC_RBOF_OFFSET_1             ((unsigned int) 0x1 << 14) // (EMAC) one byte offset from start of receive buffer\r
1550 #define         AT91C_EMAC_RBOF_OFFSET_2             ((unsigned int) 0x2 << 14) // (EMAC) two bytes offset from start of receive buffer\r
1551 #define         AT91C_EMAC_RBOF_OFFSET_3             ((unsigned int) 0x3 << 14) // (EMAC) three bytes offset from start of receive buffer\r
1552 #define AT91C_EMAC_RLCE       ((unsigned int) 0x1 << 16) // (EMAC) Receive Length field Checking Enable\r
1553 #define AT91C_EMAC_DRFCS      ((unsigned int) 0x1 << 17) // (EMAC) Discard Receive FCS\r
1554 #define AT91C_EMAC_EFRHD      ((unsigned int) 0x1 << 18) // (EMAC) \r
1555 #define AT91C_EMAC_IRXFCS     ((unsigned int) 0x1 << 19) // (EMAC) Ignore RX FCS\r
1556 // -------- EMAC_NSR : (EMAC Offset: 0x8) Network Status Register -------- \r
1557 #define AT91C_EMAC_LINKR      ((unsigned int) 0x1 <<  0) // (EMAC) \r
1558 #define AT91C_EMAC_MDIO       ((unsigned int) 0x1 <<  1) // (EMAC) \r
1559 #define AT91C_EMAC_IDLE       ((unsigned int) 0x1 <<  2) // (EMAC) \r
1560 // -------- EMAC_TSR : (EMAC Offset: 0x14) Transmit Status Register -------- \r
1561 #define AT91C_EMAC_UBR        ((unsigned int) 0x1 <<  0) // (EMAC) \r
1562 #define AT91C_EMAC_COL        ((unsigned int) 0x1 <<  1) // (EMAC) \r
1563 #define AT91C_EMAC_RLES       ((unsigned int) 0x1 <<  2) // (EMAC) \r
1564 #define AT91C_EMAC_TGO        ((unsigned int) 0x1 <<  3) // (EMAC) Transmit Go\r
1565 #define AT91C_EMAC_BEX        ((unsigned int) 0x1 <<  4) // (EMAC) Buffers exhausted mid frame\r
1566 #define AT91C_EMAC_COMP       ((unsigned int) 0x1 <<  5) // (EMAC) \r
1567 #define AT91C_EMAC_UND        ((unsigned int) 0x1 <<  6) // (EMAC) \r
1568 // -------- EMAC_RSR : (EMAC Offset: 0x20) Receive Status Register -------- \r
1569 #define AT91C_EMAC_BNA        ((unsigned int) 0x1 <<  0) // (EMAC) \r
1570 #define AT91C_EMAC_REC        ((unsigned int) 0x1 <<  1) // (EMAC) \r
1571 #define AT91C_EMAC_OVR        ((unsigned int) 0x1 <<  2) // (EMAC) \r
1572 // -------- EMAC_ISR : (EMAC Offset: 0x24) Interrupt Status Register -------- \r
1573 #define AT91C_EMAC_MFD        ((unsigned int) 0x1 <<  0) // (EMAC) \r
1574 #define AT91C_EMAC_RCOMP      ((unsigned int) 0x1 <<  1) // (EMAC) \r
1575 #define AT91C_EMAC_RXUBR      ((unsigned int) 0x1 <<  2) // (EMAC) \r
1576 #define AT91C_EMAC_TXUBR      ((unsigned int) 0x1 <<  3) // (EMAC) \r
1577 #define AT91C_EMAC_TUNDR      ((unsigned int) 0x1 <<  4) // (EMAC) \r
1578 #define AT91C_EMAC_RLEX       ((unsigned int) 0x1 <<  5) // (EMAC) \r
1579 #define AT91C_EMAC_TXERR      ((unsigned int) 0x1 <<  6) // (EMAC) \r
1580 #define AT91C_EMAC_TCOMP      ((unsigned int) 0x1 <<  7) // (EMAC) \r
1581 #define AT91C_EMAC_LINK       ((unsigned int) 0x1 <<  9) // (EMAC) \r
1582 #define AT91C_EMAC_ROVR       ((unsigned int) 0x1 << 10) // (EMAC) \r
1583 #define AT91C_EMAC_HRESP      ((unsigned int) 0x1 << 11) // (EMAC) \r
1584 #define AT91C_EMAC_PFRE       ((unsigned int) 0x1 << 12) // (EMAC) \r
1585 #define AT91C_EMAC_PTZ        ((unsigned int) 0x1 << 13) // (EMAC) \r
1586 // -------- EMAC_IER : (EMAC Offset: 0x28) Interrupt Enable Register -------- \r
1587 // -------- EMAC_IDR : (EMAC Offset: 0x2c) Interrupt Disable Register -------- \r
1588 // -------- EMAC_IMR : (EMAC Offset: 0x30) Interrupt Mask Register -------- \r
1589 // -------- EMAC_MAN : (EMAC Offset: 0x34) PHY Maintenance Register -------- \r
1590 #define AT91C_EMAC_DATA       ((unsigned int) 0xFFFF <<  0) // (EMAC) \r
1591 #define AT91C_EMAC_CODE       ((unsigned int) 0x3 << 16) // (EMAC) \r
1592 #define AT91C_EMAC_REGA       ((unsigned int) 0x1F << 18) // (EMAC) \r
1593 #define AT91C_EMAC_PHYA       ((unsigned int) 0x1F << 23) // (EMAC) \r
1594 #define AT91C_EMAC_RW         ((unsigned int) 0x3 << 28) // (EMAC) \r
1595 #define AT91C_EMAC_SOF        ((unsigned int) 0x3 << 30) // (EMAC) \r
1596 // -------- EMAC_USRIO : (EMAC Offset: 0xc0) USER Input Output Register -------- \r
1597 #define AT91C_EMAC_RMII       ((unsigned int) 0x1 <<  0) // (EMAC) Reduce MII\r
1598 // -------- EMAC_WOL : (EMAC Offset: 0xc4) Wake On LAN Register -------- \r
1599 #define AT91C_EMAC_IP         ((unsigned int) 0xFFFF <<  0) // (EMAC) ARP request IP address\r
1600 #define AT91C_EMAC_MAG        ((unsigned int) 0x1 << 16) // (EMAC) Magic packet event enable\r
1601 #define AT91C_EMAC_ARP        ((unsigned int) 0x1 << 17) // (EMAC) ARP request event enable\r
1602 #define AT91C_EMAC_SA1        ((unsigned int) 0x1 << 18) // (EMAC) Specific address register 1 event enable\r
1603 // -------- EMAC_REV : (EMAC Offset: 0xfc) Revision Register -------- \r
1604 #define AT91C_EMAC_REVREF     ((unsigned int) 0xFFFF <<  0) // (EMAC) \r
1605 #define AT91C_EMAC_PARTREF    ((unsigned int) 0xFFFF << 16) // (EMAC) \r
1606 \r
1607 // *****************************************************************************\r
1608 //              SOFTWARE API DEFINITION  FOR Analog to Digital Convertor\r
1609 // *****************************************************************************\r
1610 typedef struct _AT91S_ADC {\r
1611         AT91_REG         ADC_CR;        // ADC Control Register\r
1612         AT91_REG         ADC_MR;        // ADC Mode Register\r
1613         AT91_REG         Reserved0[2];  // \r
1614         AT91_REG         ADC_CHER;      // ADC Channel Enable Register\r
1615         AT91_REG         ADC_CHDR;      // ADC Channel Disable Register\r
1616         AT91_REG         ADC_CHSR;      // ADC Channel Status Register\r
1617         AT91_REG         ADC_SR;        // ADC Status Register\r
1618         AT91_REG         ADC_LCDR;      // ADC Last Converted Data Register\r
1619         AT91_REG         ADC_IER;       // ADC Interrupt Enable Register\r
1620         AT91_REG         ADC_IDR;       // ADC Interrupt Disable Register\r
1621         AT91_REG         ADC_IMR;       // ADC Interrupt Mask Register\r
1622         AT91_REG         ADC_CDR0;      // ADC Channel Data Register 0\r
1623         AT91_REG         ADC_CDR1;      // ADC Channel Data Register 1\r
1624         AT91_REG         ADC_CDR2;      // ADC Channel Data Register 2\r
1625         AT91_REG         ADC_CDR3;      // ADC Channel Data Register 3\r
1626         AT91_REG         ADC_CDR4;      // ADC Channel Data Register 4\r
1627         AT91_REG         ADC_CDR5;      // ADC Channel Data Register 5\r
1628         AT91_REG         ADC_CDR6;      // ADC Channel Data Register 6\r
1629         AT91_REG         ADC_CDR7;      // ADC Channel Data Register 7\r
1630         AT91_REG         Reserved1[44];         // \r
1631         AT91_REG         ADC_RPR;       // Receive Pointer Register\r
1632         AT91_REG         ADC_RCR;       // Receive Counter Register\r
1633         AT91_REG         ADC_TPR;       // Transmit Pointer Register\r
1634         AT91_REG         ADC_TCR;       // Transmit Counter Register\r
1635         AT91_REG         ADC_RNPR;      // Receive Next Pointer Register\r
1636         AT91_REG         ADC_RNCR;      // Receive Next Counter Register\r
1637         AT91_REG         ADC_TNPR;      // Transmit Next Pointer Register\r
1638         AT91_REG         ADC_TNCR;      // Transmit Next Counter Register\r
1639         AT91_REG         ADC_PTCR;      // PDC Transfer Control Register\r
1640         AT91_REG         ADC_PTSR;      // PDC Transfer Status Register\r
1641 } AT91S_ADC, *AT91PS_ADC;\r
1642 \r
1643 // -------- ADC_CR : (ADC Offset: 0x0) ADC Control Register -------- \r
1644 #define AT91C_ADC_SWRST       ((unsigned int) 0x1 <<  0) // (ADC) Software Reset\r
1645 #define AT91C_ADC_START       ((unsigned int) 0x1 <<  1) // (ADC) Start Conversion\r
1646 // -------- ADC_MR : (ADC Offset: 0x4) ADC Mode Register -------- \r
1647 #define AT91C_ADC_TRGEN       ((unsigned int) 0x1 <<  0) // (ADC) Trigger Enable\r
1648 #define         AT91C_ADC_TRGEN_DIS                  ((unsigned int) 0x0) // (ADC) Hradware triggers are disabled. Starting a conversion is only possible by software\r
1649 #define         AT91C_ADC_TRGEN_EN                   ((unsigned int) 0x1) // (ADC) Hardware trigger selected by TRGSEL field is enabled.\r
1650 #define AT91C_ADC_TRGSEL      ((unsigned int) 0x7 <<  1) // (ADC) Trigger Selection\r
1651 #define         AT91C_ADC_TRGSEL_TIOA0                ((unsigned int) 0x0 <<  1) // (ADC) Selected TRGSEL = TIAO0\r
1652 #define         AT91C_ADC_TRGSEL_TIOA1                ((unsigned int) 0x1 <<  1) // (ADC) Selected TRGSEL = TIAO1\r
1653 #define         AT91C_ADC_TRGSEL_TIOA2                ((unsigned int) 0x2 <<  1) // (ADC) Selected TRGSEL = TIAO2\r
1654 #define         AT91C_ADC_TRGSEL_TIOA3                ((unsigned int) 0x3 <<  1) // (ADC) Selected TRGSEL = TIAO3\r
1655 #define         AT91C_ADC_TRGSEL_TIOA4                ((unsigned int) 0x4 <<  1) // (ADC) Selected TRGSEL = TIAO4\r
1656 #define         AT91C_ADC_TRGSEL_TIOA5                ((unsigned int) 0x5 <<  1) // (ADC) Selected TRGSEL = TIAO5\r
1657 #define         AT91C_ADC_TRGSEL_EXT                  ((unsigned int) 0x6 <<  1) // (ADC) Selected TRGSEL = External Trigger\r
1658 #define AT91C_ADC_LOWRES      ((unsigned int) 0x1 <<  4) // (ADC) Resolution.\r
1659 #define         AT91C_ADC_LOWRES_10_BIT               ((unsigned int) 0x0 <<  4) // (ADC) 10-bit resolution\r
1660 #define         AT91C_ADC_LOWRES_8_BIT                ((unsigned int) 0x1 <<  4) // (ADC) 8-bit resolution\r
1661 #define AT91C_ADC_SLEEP       ((unsigned int) 0x1 <<  5) // (ADC) Sleep Mode\r
1662 #define         AT91C_ADC_SLEEP_NORMAL_MODE          ((unsigned int) 0x0 <<  5) // (ADC) Normal Mode\r
1663 #define         AT91C_ADC_SLEEP_MODE                 ((unsigned int) 0x1 <<  5) // (ADC) Sleep Mode\r
1664 #define AT91C_ADC_PRESCAL     ((unsigned int) 0x3F <<  8) // (ADC) Prescaler rate selection\r
1665 #define AT91C_ADC_STARTUP     ((unsigned int) 0x1F << 16) // (ADC) Startup Time\r
1666 #define AT91C_ADC_SHTIM       ((unsigned int) 0xF << 24) // (ADC) Sample & Hold Time\r
1667 // --------     ADC_CHER : (ADC Offset: 0x10) ADC Channel Enable Register -------- \r
1668 #define AT91C_ADC_CH0         ((unsigned int) 0x1 <<  0) // (ADC) Channel 0\r
1669 #define AT91C_ADC_CH1         ((unsigned int) 0x1 <<  1) // (ADC) Channel 1\r
1670 #define AT91C_ADC_CH2         ((unsigned int) 0x1 <<  2) // (ADC) Channel 2\r
1671 #define AT91C_ADC_CH3         ((unsigned int) 0x1 <<  3) // (ADC) Channel 3\r
1672 #define AT91C_ADC_CH4         ((unsigned int) 0x1 <<  4) // (ADC) Channel 4\r
1673 #define AT91C_ADC_CH5         ((unsigned int) 0x1 <<  5) // (ADC) Channel 5\r
1674 #define AT91C_ADC_CH6         ((unsigned int) 0x1 <<  6) // (ADC) Channel 6\r
1675 #define AT91C_ADC_CH7         ((unsigned int) 0x1 <<  7) // (ADC) Channel 7\r
1676 // --------     ADC_CHDR : (ADC Offset: 0x14) ADC Channel Disable Register -------- \r
1677 // --------     ADC_CHSR : (ADC Offset: 0x18) ADC Channel Status Register -------- \r
1678 // -------- ADC_SR : (ADC Offset: 0x1c) ADC Status Register -------- \r
1679 #define AT91C_ADC_EOC0        ((unsigned int) 0x1 <<  0) // (ADC) End of Conversion\r
1680 #define AT91C_ADC_EOC1        ((unsigned int) 0x1 <<  1) // (ADC) End of Conversion\r
1681 #define AT91C_ADC_EOC2        ((unsigned int) 0x1 <<  2) // (ADC) End of Conversion\r
1682 #define AT91C_ADC_EOC3        ((unsigned int) 0x1 <<  3) // (ADC) End of Conversion\r
1683 #define AT91C_ADC_EOC4        ((unsigned int) 0x1 <<  4) // (ADC) End of Conversion\r
1684 #define AT91C_ADC_EOC5        ((unsigned int) 0x1 <<  5) // (ADC) End of Conversion\r
1685 #define AT91C_ADC_EOC6        ((unsigned int) 0x1 <<  6) // (ADC) End of Conversion\r
1686 #define AT91C_ADC_EOC7        ((unsigned int) 0x1 <<  7) // (ADC) End of Conversion\r
1687 #define AT91C_ADC_OVRE0       ((unsigned int) 0x1 <<  8) // (ADC) Overrun Error\r
1688 #define AT91C_ADC_OVRE1       ((unsigned int) 0x1 <<  9) // (ADC) Overrun Error\r
1689 #define AT91C_ADC_OVRE2       ((unsigned int) 0x1 << 10) // (ADC) Overrun Error\r
1690 #define AT91C_ADC_OVRE3       ((unsigned int) 0x1 << 11) // (ADC) Overrun Error\r
1691 #define AT91C_ADC_OVRE4       ((unsigned int) 0x1 << 12) // (ADC) Overrun Error\r
1692 #define AT91C_ADC_OVRE5       ((unsigned int) 0x1 << 13) // (ADC) Overrun Error\r
1693 #define AT91C_ADC_OVRE6       ((unsigned int) 0x1 << 14) // (ADC) Overrun Error\r
1694 #define AT91C_ADC_OVRE7       ((unsigned int) 0x1 << 15) // (ADC) Overrun Error\r
1695 #define AT91C_ADC_DRDY        ((unsigned int) 0x1 << 16) // (ADC) Data Ready\r
1696 #define AT91C_ADC_GOVRE       ((unsigned int) 0x1 << 17) // (ADC) General Overrun\r
1697 #define AT91C_ADC_ENDRX       ((unsigned int) 0x1 << 18) // (ADC) End of Receiver Transfer\r
1698 #define AT91C_ADC_RXBUFF      ((unsigned int) 0x1 << 19) // (ADC) RXBUFF Interrupt\r
1699 // -------- ADC_LCDR : (ADC Offset: 0x20) ADC Last Converted Data Register -------- \r
1700 #define AT91C_ADC_LDATA       ((unsigned int) 0x3FF <<  0) // (ADC) Last Data Converted\r
1701 // -------- ADC_IER : (ADC Offset: 0x24) ADC Interrupt Enable Register -------- \r
1702 // -------- ADC_IDR : (ADC Offset: 0x28) ADC Interrupt Disable Register -------- \r
1703 // -------- ADC_IMR : (ADC Offset: 0x2c) ADC Interrupt Mask Register -------- \r
1704 // -------- ADC_CDR0 : (ADC Offset: 0x30) ADC Channel Data Register 0 -------- \r
1705 #define AT91C_ADC_DATA        ((unsigned int) 0x3FF <<  0) // (ADC) Converted Data\r
1706 // -------- ADC_CDR1 : (ADC Offset: 0x34) ADC Channel Data Register 1 -------- \r
1707 // -------- ADC_CDR2 : (ADC Offset: 0x38) ADC Channel Data Register 2 -------- \r
1708 // -------- ADC_CDR3 : (ADC Offset: 0x3c) ADC Channel Data Register 3 -------- \r
1709 // -------- ADC_CDR4 : (ADC Offset: 0x40) ADC Channel Data Register 4 -------- \r
1710 // -------- ADC_CDR5 : (ADC Offset: 0x44) ADC Channel Data Register 5 -------- \r
1711 // -------- ADC_CDR6 : (ADC Offset: 0x48) ADC Channel Data Register 6 -------- \r
1712 // -------- ADC_CDR7 : (ADC Offset: 0x4c) ADC Channel Data Register 7 -------- \r
1713 \r
1714 // *****************************************************************************\r
1715 //              SOFTWARE API DEFINITION  FOR Advanced  Encryption Standard\r
1716 // *****************************************************************************\r
1717 typedef struct _AT91S_AES {\r
1718         AT91_REG         AES_CR;        // Control Register\r
1719         AT91_REG         AES_MR;        // Mode Register\r
1720         AT91_REG         Reserved0[2];  // \r
1721         AT91_REG         AES_IER;       // Interrupt Enable Register\r
1722         AT91_REG         AES_IDR;       // Interrupt Disable Register\r
1723         AT91_REG         AES_IMR;       // Interrupt Mask Register\r
1724         AT91_REG         AES_ISR;       // Interrupt Status Register\r
1725         AT91_REG         AES_KEYWxR[4];         // Key Word x Register\r
1726         AT91_REG         Reserved1[4];  // \r
1727         AT91_REG         AES_IDATAxR[4];        // Input Data x Register\r
1728         AT91_REG         AES_ODATAxR[4];        // Output Data x Register\r
1729         AT91_REG         AES_IVxR[4];   // Initialization Vector x Register\r
1730         AT91_REG         Reserved2[35];         // \r
1731         AT91_REG         AES_VR;        // AES Version Register\r
1732         AT91_REG         AES_RPR;       // Receive Pointer Register\r
1733         AT91_REG         AES_RCR;       // Receive Counter Register\r
1734         AT91_REG         AES_TPR;       // Transmit Pointer Register\r
1735         AT91_REG         AES_TCR;       // Transmit Counter Register\r
1736         AT91_REG         AES_RNPR;      // Receive Next Pointer Register\r
1737         AT91_REG         AES_RNCR;      // Receive Next Counter Register\r
1738         AT91_REG         AES_TNPR;      // Transmit Next Pointer Register\r
1739         AT91_REG         AES_TNCR;      // Transmit Next Counter Register\r
1740         AT91_REG         AES_PTCR;      // PDC Transfer Control Register\r
1741         AT91_REG         AES_PTSR;      // PDC Transfer Status Register\r
1742 } AT91S_AES, *AT91PS_AES;\r
1743 \r
1744 // -------- AES_CR : (AES Offset: 0x0) Control Register -------- \r
1745 #define AT91C_AES_START       ((unsigned int) 0x1 <<  0) // (AES) Starts Processing\r
1746 #define AT91C_AES_SWRST       ((unsigned int) 0x1 <<  8) // (AES) Software Reset\r
1747 #define AT91C_AES_LOADSEED    ((unsigned int) 0x1 << 16) // (AES) Random Number Generator Seed Loading\r
1748 // -------- AES_MR : (AES Offset: 0x4) Mode Register -------- \r
1749 #define AT91C_AES_CIPHER      ((unsigned int) 0x1 <<  0) // (AES) Processing Mode\r
1750 #define AT91C_AES_PROCDLY     ((unsigned int) 0xF <<  4) // (AES) Processing Delay\r
1751 #define AT91C_AES_SMOD        ((unsigned int) 0x3 <<  8) // (AES) Start Mode\r
1752 #define         AT91C_AES_SMOD_MANUAL               ((unsigned int) 0x0 <<  8) // (AES) Manual Mode: The START bit in register AES_CR must be set to begin encryption or decryption.\r
1753 #define         AT91C_AES_SMOD_AUTO                 ((unsigned int) 0x1 <<  8) // (AES) Auto Mode: no action in AES_CR is necessary (cf datasheet).\r
1754 #define         AT91C_AES_SMOD_PDC                  ((unsigned int) 0x2 <<  8) // (AES) PDC Mode (cf datasheet).\r
1755 #define AT91C_AES_OPMOD       ((unsigned int) 0x7 << 12) // (AES) Operation Mode\r
1756 #define         AT91C_AES_OPMOD_ECB                  ((unsigned int) 0x0 << 12) // (AES) ECB Electronic CodeBook mode.\r
1757 #define         AT91C_AES_OPMOD_CBC                  ((unsigned int) 0x1 << 12) // (AES) CBC Cipher Block Chaining mode.\r
1758 #define         AT91C_AES_OPMOD_OFB                  ((unsigned int) 0x2 << 12) // (AES) OFB Output Feedback mode.\r
1759 #define         AT91C_AES_OPMOD_CFB                  ((unsigned int) 0x3 << 12) // (AES) CFB Cipher Feedback mode.\r
1760 #define         AT91C_AES_OPMOD_CTR                  ((unsigned int) 0x4 << 12) // (AES) CTR Counter mode.\r
1761 #define AT91C_AES_LOD         ((unsigned int) 0x1 << 15) // (AES) Last Output Data Mode\r
1762 #define AT91C_AES_CFBS        ((unsigned int) 0x7 << 16) // (AES) Cipher Feedback Data Size\r
1763 #define         AT91C_AES_CFBS_128_BIT              ((unsigned int) 0x0 << 16) // (AES) 128-bit.\r
1764 #define         AT91C_AES_CFBS_64_BIT               ((unsigned int) 0x1 << 16) // (AES) 64-bit.\r
1765 #define         AT91C_AES_CFBS_32_BIT               ((unsigned int) 0x2 << 16) // (AES) 32-bit.\r
1766 #define         AT91C_AES_CFBS_16_BIT               ((unsigned int) 0x3 << 16) // (AES) 16-bit.\r
1767 #define         AT91C_AES_CFBS_8_BIT                ((unsigned int) 0x4 << 16) // (AES) 8-bit.\r
1768 #define AT91C_AES_CKEY        ((unsigned int) 0xF << 20) // (AES) Countermeasure Key\r
1769 #define AT91C_AES_CTYPE       ((unsigned int) 0x1F << 24) // (AES) Countermeasure Type\r
1770 #define         AT91C_AES_CTYPE_TYPE1_EN             ((unsigned int) 0x1 << 24) // (AES) Countermeasure type 1 is enabled.\r
1771 #define         AT91C_AES_CTYPE_TYPE2_EN             ((unsigned int) 0x2 << 24) // (AES) Countermeasure type 2 is enabled.\r
1772 #define         AT91C_AES_CTYPE_TYPE3_EN             ((unsigned int) 0x4 << 24) // (AES) Countermeasure type 3 is enabled.\r
1773 #define         AT91C_AES_CTYPE_TYPE4_EN             ((unsigned int) 0x8 << 24) // (AES) Countermeasure type 4 is enabled.\r
1774 #define         AT91C_AES_CTYPE_TYPE5_EN             ((unsigned int) 0x10 << 24) // (AES) Countermeasure type 5 is enabled.\r
1775 // -------- AES_IER : (AES Offset: 0x10) Interrupt Enable Register -------- \r
1776 #define AT91C_AES_DATRDY      ((unsigned int) 0x1 <<  0) // (AES) DATRDY\r
1777 #define AT91C_AES_ENDRX       ((unsigned int) 0x1 <<  1) // (AES) PDC Read Buffer End\r
1778 #define AT91C_AES_ENDTX       ((unsigned int) 0x1 <<  2) // (AES) PDC Write Buffer End\r
1779 #define AT91C_AES_RXBUFF      ((unsigned int) 0x1 <<  3) // (AES) PDC Read Buffer Full\r
1780 #define AT91C_AES_TXBUFE      ((unsigned int) 0x1 <<  4) // (AES) PDC Write Buffer Empty\r
1781 #define AT91C_AES_URAD        ((unsigned int) 0x1 <<  8) // (AES) Unspecified Register Access Detection\r
1782 // -------- AES_IDR : (AES Offset: 0x14) Interrupt Disable Register -------- \r
1783 // -------- AES_IMR : (AES Offset: 0x18) Interrupt Mask Register -------- \r
1784 // -------- AES_ISR : (AES Offset: 0x1c) Interrupt Status Register -------- \r
1785 #define AT91C_AES_URAT        ((unsigned int) 0x7 << 12) // (AES) Unspecified Register Access Type Status\r
1786 #define         AT91C_AES_URAT_IN_DAT_WRITE_DATPROC ((unsigned int) 0x0 << 12) // (AES) Input data register written during the data processing in PDC mode.\r
1787 #define         AT91C_AES_URAT_OUT_DAT_READ_DATPROC ((unsigned int) 0x1 << 12) // (AES) Output data register read during the data processing.\r
1788 #define         AT91C_AES_URAT_MODEREG_WRITE_DATPROC ((unsigned int) 0x2 << 12) // (AES) Mode register written during the data processing.\r
1789 #define         AT91C_AES_URAT_OUT_DAT_READ_SUBKEY  ((unsigned int) 0x3 << 12) // (AES) Output data register read during the sub-keys generation.\r
1790 #define         AT91C_AES_URAT_MODEREG_WRITE_SUBKEY ((unsigned int) 0x4 << 12) // (AES) Mode register written during the sub-keys generation.\r
1791 #define         AT91C_AES_URAT_WO_REG_READ          ((unsigned int) 0x5 << 12) // (AES) Write-only register read access.\r
1792 \r
1793 // *****************************************************************************\r
1794 //              SOFTWARE API DEFINITION  FOR Triple Data Encryption Standard\r
1795 // *****************************************************************************\r
1796 typedef struct _AT91S_TDES {\r
1797         AT91_REG         TDES_CR;       // Control Register\r
1798         AT91_REG         TDES_MR;       // Mode Register\r
1799         AT91_REG         Reserved0[2];  // \r
1800         AT91_REG         TDES_IER;      // Interrupt Enable Register\r
1801         AT91_REG         TDES_IDR;      // Interrupt Disable Register\r
1802         AT91_REG         TDES_IMR;      // Interrupt Mask Register\r
1803         AT91_REG         TDES_ISR;      // Interrupt Status Register\r
1804         AT91_REG         TDES_KEY1WxR[2];       // Key 1 Word x Register\r
1805         AT91_REG         TDES_KEY2WxR[2];       // Key 2 Word x Register\r
1806         AT91_REG         TDES_KEY3WxR[2];       // Key 3 Word x Register\r
1807         AT91_REG         Reserved1[2];  // \r
1808         AT91_REG         TDES_IDATAxR[2];       // Input Data x Register\r
1809         AT91_REG         Reserved2[2];  // \r
1810         AT91_REG         TDES_ODATAxR[2];       // Output Data x Register\r
1811         AT91_REG         Reserved3[2];  // \r
1812         AT91_REG         TDES_IVxR[2];  // Initialization Vector x Register\r
1813         AT91_REG         Reserved4[37];         // \r
1814         AT91_REG         TDES_VR;       // TDES Version Register\r
1815         AT91_REG         TDES_RPR;      // Receive Pointer Register\r
1816         AT91_REG         TDES_RCR;      // Receive Counter Register\r
1817         AT91_REG         TDES_TPR;      // Transmit Pointer Register\r
1818         AT91_REG         TDES_TCR;      // Transmit Counter Register\r
1819         AT91_REG         TDES_RNPR;     // Receive Next Pointer Register\r
1820         AT91_REG         TDES_RNCR;     // Receive Next Counter Register\r
1821         AT91_REG         TDES_TNPR;     // Transmit Next Pointer Register\r
1822         AT91_REG         TDES_TNCR;     // Transmit Next Counter Register\r
1823         AT91_REG         TDES_PTCR;     // PDC Transfer Control Register\r
1824         AT91_REG         TDES_PTSR;     // PDC Transfer Status Register\r
1825 } AT91S_TDES, *AT91PS_TDES;\r
1826 \r
1827 // -------- TDES_CR : (TDES Offset: 0x0) Control Register -------- \r
1828 #define AT91C_TDES_START      ((unsigned int) 0x1 <<  0) // (TDES) Starts Processing\r
1829 #define AT91C_TDES_SWRST      ((unsigned int) 0x1 <<  8) // (TDES) Software Reset\r
1830 // -------- TDES_MR : (TDES Offset: 0x4) Mode Register -------- \r
1831 #define AT91C_TDES_CIPHER     ((unsigned int) 0x1 <<  0) // (TDES) Processing Mode\r
1832 #define AT91C_TDES_TDESMOD    ((unsigned int) 0x1 <<  1) // (TDES) Single or Triple DES Mode\r
1833 #define AT91C_TDES_KEYMOD     ((unsigned int) 0x1 <<  4) // (TDES) Key Mode\r
1834 #define AT91C_TDES_SMOD       ((unsigned int) 0x3 <<  8) // (TDES) Start Mode\r
1835 #define         AT91C_TDES_SMOD_MANUAL               ((unsigned int) 0x0 <<  8) // (TDES) Manual Mode: The START bit in register TDES_CR must be set to begin encryption or decryption.\r
1836 #define         AT91C_TDES_SMOD_AUTO                 ((unsigned int) 0x1 <<  8) // (TDES) Auto Mode: no action in TDES_CR is necessary (cf datasheet).\r
1837 #define         AT91C_TDES_SMOD_PDC                  ((unsigned int) 0x2 <<  8) // (TDES) PDC Mode (cf datasheet).\r
1838 #define AT91C_TDES_OPMOD      ((unsigned int) 0x3 << 12) // (TDES) Operation Mode\r
1839 #define         AT91C_TDES_OPMOD_ECB                  ((unsigned int) 0x0 << 12) // (TDES) ECB Electronic CodeBook mode.\r
1840 #define         AT91C_TDES_OPMOD_CBC                  ((unsigned int) 0x1 << 12) // (TDES) CBC Cipher Block Chaining mode.\r
1841 #define         AT91C_TDES_OPMOD_OFB                  ((unsigned int) 0x2 << 12) // (TDES) OFB Output Feedback mode.\r
1842 #define         AT91C_TDES_OPMOD_CFB                  ((unsigned int) 0x3 << 12) // (TDES) CFB Cipher Feedback mode.\r
1843 #define AT91C_TDES_LOD        ((unsigned int) 0x1 << 15) // (TDES) Last Output Data Mode\r
1844 #define AT91C_TDES_CFBS       ((unsigned int) 0x3 << 16) // (TDES) Cipher Feedback Data Size\r
1845 #define         AT91C_TDES_CFBS_64_BIT               ((unsigned int) 0x0 << 16) // (TDES) 64-bit.\r
1846 #define         AT91C_TDES_CFBS_32_BIT               ((unsigned int) 0x1 << 16) // (TDES) 32-bit.\r
1847 #define         AT91C_TDES_CFBS_16_BIT               ((unsigned int) 0x2 << 16) // (TDES) 16-bit.\r
1848 #define         AT91C_TDES_CFBS_8_BIT                ((unsigned int) 0x3 << 16) // (TDES) 8-bit.\r
1849 // -------- TDES_IER : (TDES Offset: 0x10) Interrupt Enable Register -------- \r
1850 #define AT91C_TDES_DATRDY     ((unsigned int) 0x1 <<  0) // (TDES) DATRDY\r
1851 #define AT91C_TDES_ENDRX      ((unsigned int) 0x1 <<  1) // (TDES) PDC Read Buffer End\r
1852 #define AT91C_TDES_ENDTX      ((unsigned int) 0x1 <<  2) // (TDES) PDC Write Buffer End\r
1853 #define AT91C_TDES_RXBUFF     ((unsigned int) 0x1 <<  3) // (TDES) PDC Read Buffer Full\r
1854 #define AT91C_TDES_TXBUFE     ((unsigned int) 0x1 <<  4) // (TDES) PDC Write Buffer Empty\r
1855 #define AT91C_TDES_URAD       ((unsigned int) 0x1 <<  8) // (TDES) Unspecified Register Access Detection\r
1856 // -------- TDES_IDR : (TDES Offset: 0x14) Interrupt Disable Register -------- \r
1857 // -------- TDES_IMR : (TDES Offset: 0x18) Interrupt Mask Register -------- \r
1858 // -------- TDES_ISR : (TDES Offset: 0x1c) Interrupt Status Register -------- \r
1859 #define AT91C_TDES_URAT       ((unsigned int) 0x3 << 12) // (TDES) Unspecified Register Access Type Status\r
1860 #define         AT91C_TDES_URAT_IN_DAT_WRITE_DATPROC ((unsigned int) 0x0 << 12) // (TDES) Input data register written during the data processing in PDC mode.\r
1861 #define         AT91C_TDES_URAT_OUT_DAT_READ_DATPROC ((unsigned int) 0x1 << 12) // (TDES) Output data register read during the data processing.\r
1862 #define         AT91C_TDES_URAT_MODEREG_WRITE_DATPROC ((unsigned int) 0x2 << 12) // (TDES) Mode register written during the data processing.\r
1863 #define         AT91C_TDES_URAT_WO_REG_READ          ((unsigned int) 0x3 << 12) // (TDES) Write-only register read access.\r
1864 \r
1865 // *****************************************************************************\r
1866 //               REGISTER ADDRESS DEFINITION FOR AT91SAM7X256\r
1867 // *****************************************************************************\r
1868 // ========== Register definition for SYS peripheral ========== \r
1869 // ========== Register definition for AIC peripheral ========== \r
1870 #define AT91C_AIC_IVR   ((AT91_REG *)   0xFFFFF100) // (AIC) IRQ Vector Register\r
1871 #define AT91C_AIC_SMR   ((AT91_REG *)   0xFFFFF000) // (AIC) Source Mode Register\r
1872 #define AT91C_AIC_FVR   ((AT91_REG *)   0xFFFFF104) // (AIC) FIQ Vector Register\r
1873 #define AT91C_AIC_DCR   ((AT91_REG *)   0xFFFFF138) // (AIC) Debug Control Register (Protect)\r
1874 #define AT91C_AIC_EOICR ((AT91_REG *)   0xFFFFF130) // (AIC) End of Interrupt Command Register\r
1875 #define AT91C_AIC_SVR   ((AT91_REG *)   0xFFFFF080) // (AIC) Source Vector Register\r
1876 #define AT91C_AIC_FFSR  ((AT91_REG *)   0xFFFFF148) // (AIC) Fast Forcing Status Register\r
1877 #define AT91C_AIC_ICCR  ((AT91_REG *)   0xFFFFF128) // (AIC) Interrupt Clear Command Register\r
1878 #define AT91C_AIC_ISR   ((AT91_REG *)   0xFFFFF108) // (AIC) Interrupt Status Register\r
1879 #define AT91C_AIC_IMR   ((AT91_REG *)   0xFFFFF110) // (AIC) Interrupt Mask Register\r
1880 #define AT91C_AIC_IPR   ((AT91_REG *)   0xFFFFF10C) // (AIC) Interrupt Pending Register\r
1881 #define AT91C_AIC_FFER  ((AT91_REG *)   0xFFFFF140) // (AIC) Fast Forcing Enable Register\r
1882 #define AT91C_AIC_IECR  ((AT91_REG *)   0xFFFFF120) // (AIC) Interrupt Enable Command Register\r
1883 #define AT91C_AIC_ISCR  ((AT91_REG *)   0xFFFFF12C) // (AIC) Interrupt Set Command Register\r
1884 #define AT91C_AIC_FFDR  ((AT91_REG *)   0xFFFFF144) // (AIC) Fast Forcing Disable Register\r
1885 #define AT91C_AIC_CISR  ((AT91_REG *)   0xFFFFF114) // (AIC) Core Interrupt Status Register\r
1886 #define AT91C_AIC_IDCR  ((AT91_REG *)   0xFFFFF124) // (AIC) Interrupt Disable Command Register\r
1887 #define AT91C_AIC_SPU   ((AT91_REG *)   0xFFFFF134) // (AIC) Spurious Vector Register\r
1888 // ========== Register definition for PDC_DBGU peripheral ========== \r
1889 #define AT91C_DBGU_TCR  ((AT91_REG *)   0xFFFFF30C) // (PDC_DBGU) Transmit Counter Register\r
1890 #define AT91C_DBGU_RNPR ((AT91_REG *)   0xFFFFF310) // (PDC_DBGU) Receive Next Pointer Register\r
1891 #define AT91C_DBGU_TNPR ((AT91_REG *)   0xFFFFF318) // (PDC_DBGU) Transmit Next Pointer Register\r
1892 #define AT91C_DBGU_TPR  ((AT91_REG *)   0xFFFFF308) // (PDC_DBGU) Transmit Pointer Register\r
1893 #define AT91C_DBGU_RPR  ((AT91_REG *)   0xFFFFF300) // (PDC_DBGU) Receive Pointer Register\r
1894 #define AT91C_DBGU_RCR  ((AT91_REG *)   0xFFFFF304) // (PDC_DBGU) Receive Counter Register\r
1895 #define AT91C_DBGU_RNCR ((AT91_REG *)   0xFFFFF314) // (PDC_DBGU) Receive Next Counter Register\r
1896 #define AT91C_DBGU_PTCR ((AT91_REG *)   0xFFFFF320) // (PDC_DBGU) PDC Transfer Control Register\r
1897 #define AT91C_DBGU_PTSR ((AT91_REG *)   0xFFFFF324) // (PDC_DBGU) PDC Transfer Status Register\r
1898 #define AT91C_DBGU_TNCR ((AT91_REG *)   0xFFFFF31C) // (PDC_DBGU) Transmit Next Counter Register\r
1899 // ========== Register definition for DBGU peripheral ========== \r
1900 #define AT91C_DBGU_EXID ((AT91_REG *)   0xFFFFF244) // (DBGU) Chip ID Extension Register\r
1901 #define AT91C_DBGU_BRGR ((AT91_REG *)   0xFFFFF220) // (DBGU) Baud Rate Generator Register\r
1902 #define AT91C_DBGU_IDR  ((AT91_REG *)   0xFFFFF20C) // (DBGU) Interrupt Disable Register\r
1903 #define AT91C_DBGU_CSR  ((AT91_REG *)   0xFFFFF214) // (DBGU) Channel Status Register\r
1904 #define AT91C_DBGU_CIDR ((AT91_REG *)   0xFFFFF240) // (DBGU) Chip ID Register\r
1905 #define AT91C_DBGU_MR   ((AT91_REG *)   0xFFFFF204) // (DBGU) Mode Register\r
1906 #define AT91C_DBGU_IMR  ((AT91_REG *)   0xFFFFF210) // (DBGU) Interrupt Mask Register\r
1907 #define AT91C_DBGU_CR   ((AT91_REG *)   0xFFFFF200) // (DBGU) Control Register\r
1908 #define AT91C_DBGU_FNTR ((AT91_REG *)   0xFFFFF248) // (DBGU) Force NTRST Register\r
1909 #define AT91C_DBGU_THR  ((AT91_REG *)   0xFFFFF21C) // (DBGU) Transmitter Holding Register\r
1910 #define AT91C_DBGU_RHR  ((AT91_REG *)   0xFFFFF218) // (DBGU) Receiver Holding Register\r
1911 #define AT91C_DBGU_IER  ((AT91_REG *)   0xFFFFF208) // (DBGU) Interrupt Enable Register\r
1912 // ========== Register definition for PIOA peripheral ========== \r
1913 #define AT91C_PIOA_ODR  ((AT91_REG *)   0xFFFFF414) // (PIOA) Output Disable Registerr\r
1914 #define AT91C_PIOA_SODR ((AT91_REG *)   0xFFFFF430) // (PIOA) Set Output Data Register\r
1915 #define AT91C_PIOA_ISR  ((AT91_REG *)   0xFFFFF44C) // (PIOA) Interrupt Status Register\r
1916 #define AT91C_PIOA_ABSR ((AT91_REG *)   0xFFFFF478) // (PIOA) AB Select Status Register\r
1917 #define AT91C_PIOA_IER  ((AT91_REG *)   0xFFFFF440) // (PIOA) Interrupt Enable Register\r
1918 #define AT91C_PIOA_PPUDR ((AT91_REG *)  0xFFFFF460) // (PIOA) Pull-up Disable Register\r
1919 #define AT91C_PIOA_IMR  ((AT91_REG *)   0xFFFFF448) // (PIOA) Interrupt Mask Register\r
1920 #define AT91C_PIOA_PER  ((AT91_REG *)   0xFFFFF400) // (PIOA) PIO Enable Register\r
1921 #define AT91C_PIOA_IFDR ((AT91_REG *)   0xFFFFF424) // (PIOA) Input Filter Disable Register\r
1922 #define AT91C_PIOA_OWDR ((AT91_REG *)   0xFFFFF4A4) // (PIOA) Output Write Disable Register\r
1923 #define AT91C_PIOA_MDSR ((AT91_REG *)   0xFFFFF458) // (PIOA) Multi-driver Status Register\r
1924 #define AT91C_PIOA_IDR  ((AT91_REG *)   0xFFFFF444) // (PIOA) Interrupt Disable Register\r
1925 #define AT91C_PIOA_ODSR ((AT91_REG *)   0xFFFFF438) // (PIOA) Output Data Status Register\r
1926 #define AT91C_PIOA_PPUSR ((AT91_REG *)  0xFFFFF468) // (PIOA) Pull-up Status Register\r
1927 #define AT91C_PIOA_OWSR ((AT91_REG *)   0xFFFFF4A8) // (PIOA) Output Write Status Register\r
1928 #define AT91C_PIOA_BSR  ((AT91_REG *)   0xFFFFF474) // (PIOA) Select B Register\r
1929 #define AT91C_PIOA_OWER ((AT91_REG *)   0xFFFFF4A0) // (PIOA) Output Write Enable Register\r
1930 #define AT91C_PIOA_IFER ((AT91_REG *)   0xFFFFF420) // (PIOA) Input Filter Enable Register\r
1931 #define AT91C_PIOA_PDSR ((AT91_REG *)   0xFFFFF43C) // (PIOA) Pin Data Status Register\r
1932 #define AT91C_PIOA_PPUER ((AT91_REG *)  0xFFFFF464) // (PIOA) Pull-up Enable Register\r
1933 #define AT91C_PIOA_OSR  ((AT91_REG *)   0xFFFFF418) // (PIOA) Output Status Register\r
1934 #define AT91C_PIOA_ASR  ((AT91_REG *)   0xFFFFF470) // (PIOA) Select A Register\r
1935 #define AT91C_PIOA_MDDR ((AT91_REG *)   0xFFFFF454) // (PIOA) Multi-driver Disable Register\r
1936 #define AT91C_PIOA_CODR ((AT91_REG *)   0xFFFFF434) // (PIOA) Clear Output Data Register\r
1937 #define AT91C_PIOA_MDER ((AT91_REG *)   0xFFFFF450) // (PIOA) Multi-driver Enable Register\r
1938 #define AT91C_PIOA_PDR  ((AT91_REG *)   0xFFFFF404) // (PIOA) PIO Disable Register\r
1939 #define AT91C_PIOA_IFSR ((AT91_REG *)   0xFFFFF428) // (PIOA) Input Filter Status Register\r
1940 #define AT91C_PIOA_OER  ((AT91_REG *)   0xFFFFF410) // (PIOA) Output Enable Register\r
1941 #define AT91C_PIOA_PSR  ((AT91_REG *)   0xFFFFF408) // (PIOA) PIO Status Register\r
1942 // ========== Register definition for PIOB peripheral ========== \r
1943 #define AT91C_PIOB_OWDR ((AT91_REG *)   0xFFFFF6A4) // (PIOB) Output Write Disable Register\r
1944 #define AT91C_PIOB_MDER ((AT91_REG *)   0xFFFFF650) // (PIOB) Multi-driver Enable Register\r
1945 #define AT91C_PIOB_PPUSR ((AT91_REG *)  0xFFFFF668) // (PIOB) Pull-up Status Register\r
1946 #define AT91C_PIOB_IMR  ((AT91_REG *)   0xFFFFF648) // (PIOB) Interrupt Mask Register\r
1947 #define AT91C_PIOB_ASR  ((AT91_REG *)   0xFFFFF670) // (PIOB) Select A Register\r
1948 #define AT91C_PIOB_PPUDR ((AT91_REG *)  0xFFFFF660) // (PIOB) Pull-up Disable Register\r
1949 #define AT91C_PIOB_PSR  ((AT91_REG *)   0xFFFFF608) // (PIOB) PIO Status Register\r
1950 #define AT91C_PIOB_IER  ((AT91_REG *)   0xFFFFF640) // (PIOB) Interrupt Enable Register\r
1951 #define AT91C_PIOB_CODR ((AT91_REG *)   0xFFFFF634) // (PIOB) Clear Output Data Register\r
1952 #define AT91C_PIOB_OWER ((AT91_REG *)   0xFFFFF6A0) // (PIOB) Output Write Enable Register\r
1953 #define AT91C_PIOB_ABSR ((AT91_REG *)   0xFFFFF678) // (PIOB) AB Select Status Register\r
1954 #define AT91C_PIOB_IFDR ((AT91_REG *)   0xFFFFF624) // (PIOB) Input Filter Disable Register\r
1955 #define AT91C_PIOB_PDSR ((AT91_REG *)   0xFFFFF63C) // (PIOB) Pin Data Status Register\r
1956 #define AT91C_PIOB_IDR  ((AT91_REG *)   0xFFFFF644) // (PIOB) Interrupt Disable Register\r
1957 #define AT91C_PIOB_OWSR ((AT91_REG *)   0xFFFFF6A8) // (PIOB) Output Write Status Register\r
1958 #define AT91C_PIOB_PDR  ((AT91_REG *)   0xFFFFF604) // (PIOB) PIO Disable Register\r
1959 #define AT91C_PIOB_ODR  ((AT91_REG *)   0xFFFFF614) // (PIOB) Output Disable Registerr\r
1960 #define AT91C_PIOB_IFSR ((AT91_REG *)   0xFFFFF628) // (PIOB) Input Filter Status Register\r
1961 #define AT91C_PIOB_PPUER ((AT91_REG *)  0xFFFFF664) // (PIOB) Pull-up Enable Register\r
1962 #define AT91C_PIOB_SODR ((AT91_REG *)   0xFFFFF630) // (PIOB) Set Output Data Register\r
1963 #define AT91C_PIOB_ISR  ((AT91_REG *)   0xFFFFF64C) // (PIOB) Interrupt Status Register\r
1964 #define AT91C_PIOB_ODSR ((AT91_REG *)   0xFFFFF638) // (PIOB) Output Data Status Register\r
1965 #define AT91C_PIOB_OSR  ((AT91_REG *)   0xFFFFF618) // (PIOB) Output Status Register\r
1966 #define AT91C_PIOB_MDSR ((AT91_REG *)   0xFFFFF658) // (PIOB) Multi-driver Status Register\r
1967 #define AT91C_PIOB_IFER ((AT91_REG *)   0xFFFFF620) // (PIOB) Input Filter Enable Register\r
1968 #define AT91C_PIOB_BSR  ((AT91_REG *)   0xFFFFF674) // (PIOB) Select B Register\r
1969 #define AT91C_PIOB_MDDR ((AT91_REG *)   0xFFFFF654) // (PIOB) Multi-driver Disable Register\r
1970 #define AT91C_PIOB_OER  ((AT91_REG *)   0xFFFFF610) // (PIOB) Output Enable Register\r
1971 #define AT91C_PIOB_PER  ((AT91_REG *)   0xFFFFF600) // (PIOB) PIO Enable Register\r
1972 // ========== Register definition for CKGR peripheral ========== \r
1973 #define AT91C_CKGR_MOR  ((AT91_REG *)   0xFFFFFC20) // (CKGR) Main Oscillator Register\r
1974 #define AT91C_CKGR_PLLR ((AT91_REG *)   0xFFFFFC2C) // (CKGR) PLL Register\r
1975 #define AT91C_CKGR_MCFR ((AT91_REG *)   0xFFFFFC24) // (CKGR) Main Clock  Frequency Register\r
1976 // ========== Register definition for PMC peripheral ========== \r
1977 #define AT91C_PMC_IDR   ((AT91_REG *)   0xFFFFFC64) // (PMC) Interrupt Disable Register\r
1978 #define AT91C_PMC_MOR   ((AT91_REG *)   0xFFFFFC20) // (PMC) Main Oscillator Register\r
1979 #define AT91C_PMC_PLLR  ((AT91_REG *)   0xFFFFFC2C) // (PMC) PLL Register\r
1980 #define AT91C_PMC_PCER  ((AT91_REG *)   0xFFFFFC10) // (PMC) Peripheral Clock Enable Register\r
1981 #define AT91C_PMC_PCKR  ((AT91_REG *)   0xFFFFFC40) // (PMC) Programmable Clock Register\r
1982 #define AT91C_PMC_MCKR  ((AT91_REG *)   0xFFFFFC30) // (PMC) Master Clock Register\r
1983 #define AT91C_PMC_SCDR  ((AT91_REG *)   0xFFFFFC04) // (PMC) System Clock Disable Register\r
1984 #define AT91C_PMC_PCDR  ((AT91_REG *)   0xFFFFFC14) // (PMC) Peripheral Clock Disable Register\r
1985 #define AT91C_PMC_SCSR  ((AT91_REG *)   0xFFFFFC08) // (PMC) System Clock Status Register\r
1986 #define AT91C_PMC_PCSR  ((AT91_REG *)   0xFFFFFC18) // (PMC) Peripheral Clock Status Register\r
1987 #define AT91C_PMC_MCFR  ((AT91_REG *)   0xFFFFFC24) // (PMC) Main Clock  Frequency Register\r
1988 #define AT91C_PMC_SCER  ((AT91_REG *)   0xFFFFFC00) // (PMC) System Clock Enable Register\r
1989 #define AT91C_PMC_IMR   ((AT91_REG *)   0xFFFFFC6C) // (PMC) Interrupt Mask Register\r
1990 #define AT91C_PMC_IER   ((AT91_REG *)   0xFFFFFC60) // (PMC) Interrupt Enable Register\r
1991 #define AT91C_PMC_SR    ((AT91_REG *)   0xFFFFFC68) // (PMC) Status Register\r
1992 // ========== Register definition for RSTC peripheral ========== \r
1993 #define AT91C_RSTC_RCR  ((AT91_REG *)   0xFFFFFD00) // (RSTC) Reset Control Register\r
1994 #define AT91C_RSTC_RMR  ((AT91_REG *)   0xFFFFFD08) // (RSTC) Reset Mode Register\r
1995 #define AT91C_RSTC_RSR  ((AT91_REG *)   0xFFFFFD04) // (RSTC) Reset Status Register\r
1996 // ========== Register definition for RTTC peripheral ========== \r
1997 #define AT91C_RTTC_RTSR ((AT91_REG *)   0xFFFFFD2C) // (RTTC) Real-time Status Register\r
1998 #define AT91C_RTTC_RTMR ((AT91_REG *)   0xFFFFFD20) // (RTTC) Real-time Mode Register\r
1999 #define AT91C_RTTC_RTVR ((AT91_REG *)   0xFFFFFD28) // (RTTC) Real-time Value Register\r
2000 #define AT91C_RTTC_RTAR ((AT91_REG *)   0xFFFFFD24) // (RTTC) Real-time Alarm Register\r
2001 // ========== Register definition for PITC peripheral ========== \r
2002 #define AT91C_PITC_PIVR ((AT91_REG *)   0xFFFFFD38) // (PITC) Period Interval Value Register\r
2003 #define AT91C_PITC_PISR ((AT91_REG *)   0xFFFFFD34) // (PITC) Period Interval Status Register\r
2004 #define AT91C_PITC_PIIR ((AT91_REG *)   0xFFFFFD3C) // (PITC) Period Interval Image Register\r
2005 #define AT91C_PITC_PIMR ((AT91_REG *)   0xFFFFFD30) // (PITC) Period Interval Mode Register\r
2006 // ========== Register definition for WDTC peripheral ========== \r
2007 #define AT91C_WDTC_WDCR ((AT91_REG *)   0xFFFFFD40) // (WDTC) Watchdog Control Register\r
2008 #define AT91C_WDTC_WDSR ((AT91_REG *)   0xFFFFFD48) // (WDTC) Watchdog Status Register\r
2009 #define AT91C_WDTC_WDMR ((AT91_REG *)   0xFFFFFD44) // (WDTC) Watchdog Mode Register\r
2010 // ========== Register definition for VREG peripheral ========== \r
2011 #define AT91C_VREG_MR   ((AT91_REG *)   0xFFFFFD60) // (VREG) Voltage Regulator Mode Register\r
2012 // ========== Register definition for MC peripheral ========== \r
2013 #define AT91C_MC_ASR    ((AT91_REG *)   0xFFFFFF04) // (MC) MC Abort Status Register\r
2014 #define AT91C_MC_RCR    ((AT91_REG *)   0xFFFFFF00) // (MC) MC Remap Control Register\r
2015 #define AT91C_MC_FCR    ((AT91_REG *)   0xFFFFFF64) // (MC) MC Flash Command Register\r
2016 #define AT91C_MC_AASR   ((AT91_REG *)   0xFFFFFF08) // (MC) MC Abort Address Status Register\r
2017 #define AT91C_MC_FSR    ((AT91_REG *)   0xFFFFFF68) // (MC) MC Flash Status Register\r
2018 #define AT91C_MC_FMR    ((AT91_REG *)   0xFFFFFF60) // (MC) MC Flash Mode Register\r
2019 // ========== Register definition for PDC_SPI1 peripheral ========== \r
2020 #define AT91C_SPI1_PTCR ((AT91_REG *)   0xFFFE4120) // (PDC_SPI1) PDC Transfer Control Register\r
2021 #define AT91C_SPI1_RPR  ((AT91_REG *)   0xFFFE4100) // (PDC_SPI1) Receive Pointer Register\r
2022 #define AT91C_SPI1_TNCR ((AT91_REG *)   0xFFFE411C) // (PDC_SPI1) Transmit Next Counter Register\r
2023 #define AT91C_SPI1_TPR  ((AT91_REG *)   0xFFFE4108) // (PDC_SPI1) Transmit Pointer Register\r
2024 #define AT91C_SPI1_TNPR ((AT91_REG *)   0xFFFE4118) // (PDC_SPI1) Transmit Next Pointer Register\r
2025 #define AT91C_SPI1_TCR  ((AT91_REG *)   0xFFFE410C) // (PDC_SPI1) Transmit Counter Register\r
2026 #define AT91C_SPI1_RCR  ((AT91_REG *)   0xFFFE4104) // (PDC_SPI1) Receive Counter Register\r
2027 #define AT91C_SPI1_RNPR ((AT91_REG *)   0xFFFE4110) // (PDC_SPI1) Receive Next Pointer Register\r
2028 #define AT91C_SPI1_RNCR ((AT91_REG *)   0xFFFE4114) // (PDC_SPI1) Receive Next Counter Register\r
2029 #define AT91C_SPI1_PTSR ((AT91_REG *)   0xFFFE4124) // (PDC_SPI1) PDC Transfer Status Register\r
2030 // ========== Register definition for SPI1 peripheral ========== \r
2031 #define AT91C_SPI1_IMR  ((AT91_REG *)   0xFFFE401C) // (SPI1) Interrupt Mask Register\r
2032 #define AT91C_SPI1_IER  ((AT91_REG *)   0xFFFE4014) // (SPI1) Interrupt Enable Register\r
2033 #define AT91C_SPI1_MR   ((AT91_REG *)   0xFFFE4004) // (SPI1) Mode Register\r
2034 #define AT91C_SPI1_RDR  ((AT91_REG *)   0xFFFE4008) // (SPI1) Receive Data Register\r
2035 #define AT91C_SPI1_IDR  ((AT91_REG *)   0xFFFE4018) // (SPI1) Interrupt Disable Register\r
2036 #define AT91C_SPI1_SR   ((AT91_REG *)   0xFFFE4010) // (SPI1) Status Register\r
2037 #define AT91C_SPI1_TDR  ((AT91_REG *)   0xFFFE400C) // (SPI1) Transmit Data Register\r
2038 #define AT91C_SPI1_CR   ((AT91_REG *)   0xFFFE4000) // (SPI1) Control Register\r
2039 #define AT91C_SPI1_CSR  ((AT91_REG *)   0xFFFE4030) // (SPI1) Chip Select Register\r
2040 // ========== Register definition for PDC_SPI0 peripheral ========== \r
2041 #define AT91C_SPI0_PTCR ((AT91_REG *)   0xFFFE0120) // (PDC_SPI0) PDC Transfer Control Register\r
2042 #define AT91C_SPI0_TPR  ((AT91_REG *)   0xFFFE0108) // (PDC_SPI0) Transmit Pointer Register\r
2043 #define AT91C_SPI0_TCR  ((AT91_REG *)   0xFFFE010C) // (PDC_SPI0) Transmit Counter Register\r
2044 #define AT91C_SPI0_RCR  ((AT91_REG *)   0xFFFE0104) // (PDC_SPI0) Receive Counter Register\r
2045 #define AT91C_SPI0_PTSR ((AT91_REG *)   0xFFFE0124) // (PDC_SPI0) PDC Transfer Status Register\r
2046 #define AT91C_SPI0_RNPR ((AT91_REG *)   0xFFFE0110) // (PDC_SPI0) Receive Next Pointer Register\r
2047 #define AT91C_SPI0_RPR  ((AT91_REG *)   0xFFFE0100) // (PDC_SPI0) Receive Pointer Register\r
2048 #define AT91C_SPI0_TNCR ((AT91_REG *)   0xFFFE011C) // (PDC_SPI0) Transmit Next Counter Register\r
2049 #define AT91C_SPI0_RNCR ((AT91_REG *)   0xFFFE0114) // (PDC_SPI0) Receive Next Counter Register\r
2050 #define AT91C_SPI0_TNPR ((AT91_REG *)   0xFFFE0118) // (PDC_SPI0) Transmit Next Pointer Register\r
2051 // ========== Register definition for SPI0 peripheral ========== \r
2052 #define AT91C_SPI0_IER  ((AT91_REG *)   0xFFFE0014) // (SPI0) Interrupt Enable Register\r
2053 #define AT91C_SPI0_SR   ((AT91_REG *)   0xFFFE0010) // (SPI0) Status Register\r
2054 #define AT91C_SPI0_IDR  ((AT91_REG *)   0xFFFE0018) // (SPI0) Interrupt Disable Register\r
2055 #define AT91C_SPI0_CR   ((AT91_REG *)   0xFFFE0000) // (SPI0) Control Register\r
2056 #define AT91C_SPI0_MR   ((AT91_REG *)   0xFFFE0004) // (SPI0) Mode Register\r
2057 #define AT91C_SPI0_IMR  ((AT91_REG *)   0xFFFE001C) // (SPI0) Interrupt Mask Register\r
2058 #define AT91C_SPI0_TDR  ((AT91_REG *)   0xFFFE000C) // (SPI0) Transmit Data Register\r
2059 #define AT91C_SPI0_RDR  ((AT91_REG *)   0xFFFE0008) // (SPI0) Receive Data Register\r
2060 #define AT91C_SPI0_CSR  ((AT91_REG *)   0xFFFE0030) // (SPI0) Chip Select Register\r
2061 // ========== Register definition for PDC_US1 peripheral ========== \r
2062 #define AT91C_US1_RNCR  ((AT91_REG *)   0xFFFC4114) // (PDC_US1) Receive Next Counter Register\r
2063 #define AT91C_US1_PTCR  ((AT91_REG *)   0xFFFC4120) // (PDC_US1) PDC Transfer Control Register\r
2064 #define AT91C_US1_TCR   ((AT91_REG *)   0xFFFC410C) // (PDC_US1) Transmit Counter Register\r
2065 #define AT91C_US1_PTSR  ((AT91_REG *)   0xFFFC4124) // (PDC_US1) PDC Transfer Status Register\r
2066 #define AT91C_US1_TNPR  ((AT91_REG *)   0xFFFC4118) // (PDC_US1) Transmit Next Pointer Register\r
2067 #define AT91C_US1_RCR   ((AT91_REG *)   0xFFFC4104) // (PDC_US1) Receive Counter Register\r
2068 #define AT91C_US1_RNPR  ((AT91_REG *)   0xFFFC4110) // (PDC_US1) Receive Next Pointer Register\r
2069 #define AT91C_US1_RPR   ((AT91_REG *)   0xFFFC4100) // (PDC_US1) Receive Pointer Register\r
2070 #define AT91C_US1_TNCR  ((AT91_REG *)   0xFFFC411C) // (PDC_US1) Transmit Next Counter Register\r
2071 #define AT91C_US1_TPR   ((AT91_REG *)   0xFFFC4108) // (PDC_US1) Transmit Pointer Register\r
2072 // ========== Register definition for US1 peripheral ========== \r
2073 #define AT91C_US1_IF    ((AT91_REG *)   0xFFFC404C) // (US1) IRDA_FILTER Register\r
2074 #define AT91C_US1_NER   ((AT91_REG *)   0xFFFC4044) // (US1) Nb Errors Register\r
2075 #define AT91C_US1_RTOR  ((AT91_REG *)   0xFFFC4024) // (US1) Receiver Time-out Register\r
2076 #define AT91C_US1_CSR   ((AT91_REG *)   0xFFFC4014) // (US1) Channel Status Register\r
2077 #define AT91C_US1_IDR   ((AT91_REG *)   0xFFFC400C) // (US1) Interrupt Disable Register\r
2078 #define AT91C_US1_IER   ((AT91_REG *)   0xFFFC4008) // (US1) Interrupt Enable Register\r
2079 #define AT91C_US1_THR   ((AT91_REG *)   0xFFFC401C) // (US1) Transmitter Holding Register\r
2080 #define AT91C_US1_TTGR  ((AT91_REG *)   0xFFFC4028) // (US1) Transmitter Time-guard Register\r
2081 #define AT91C_US1_RHR   ((AT91_REG *)   0xFFFC4018) // (US1) Receiver Holding Register\r
2082 #define AT91C_US1_BRGR  ((AT91_REG *)   0xFFFC4020) // (US1) Baud Rate Generator Register\r
2083 #define AT91C_US1_IMR   ((AT91_REG *)   0xFFFC4010) // (US1) Interrupt Mask Register\r
2084 #define AT91C_US1_FIDI  ((AT91_REG *)   0xFFFC4040) // (US1) FI_DI_Ratio Register\r
2085 #define AT91C_US1_CR    ((AT91_REG *)   0xFFFC4000) // (US1) Control Register\r
2086 #define AT91C_US1_MR    ((AT91_REG *)   0xFFFC4004) // (US1) Mode Register\r
2087 // ========== Register definition for PDC_US0 peripheral ========== \r
2088 #define AT91C_US0_TNPR  ((AT91_REG *)   0xFFFC0118) // (PDC_US0) Transmit Next Pointer Register\r
2089 #define AT91C_US0_RNPR  ((AT91_REG *)   0xFFFC0110) // (PDC_US0) Receive Next Pointer Register\r
2090 #define AT91C_US0_TCR   ((AT91_REG *)   0xFFFC010C) // (PDC_US0) Transmit Counter Register\r
2091 #define AT91C_US0_PTCR  ((AT91_REG *)   0xFFFC0120) // (PDC_US0) PDC Transfer Control Register\r
2092 #define AT91C_US0_PTSR  ((AT91_REG *)   0xFFFC0124) // (PDC_US0) PDC Transfer Status Register\r
2093 #define AT91C_US0_TNCR  ((AT91_REG *)   0xFFFC011C) // (PDC_US0) Transmit Next Counter Register\r
2094 #define AT91C_US0_TPR   ((AT91_REG *)   0xFFFC0108) // (PDC_US0) Transmit Pointer Register\r
2095 #define AT91C_US0_RCR   ((AT91_REG *)   0xFFFC0104) // (PDC_US0) Receive Counter Register\r
2096 #define AT91C_US0_RPR   ((AT91_REG *)   0xFFFC0100) // (PDC_US0) Receive Pointer Register\r
2097 #define AT91C_US0_RNCR  ((AT91_REG *)   0xFFFC0114) // (PDC_US0) Receive Next Counter Register\r
2098 // ========== Register definition for US0 peripheral ========== \r
2099 #define AT91C_US0_BRGR  ((AT91_REG *)   0xFFFC0020) // (US0) Baud Rate Generator Register\r
2100 #define AT91C_US0_NER   ((AT91_REG *)   0xFFFC0044) // (US0) Nb Errors Register\r
2101 #define AT91C_US0_CR    ((AT91_REG *)   0xFFFC0000) // (US0) Control Register\r
2102 #define AT91C_US0_IMR   ((AT91_REG *)   0xFFFC0010) // (US0) Interrupt Mask Register\r
2103 #define AT91C_US0_FIDI  ((AT91_REG *)   0xFFFC0040) // (US0) FI_DI_Ratio Register\r
2104 #define AT91C_US0_TTGR  ((AT91_REG *)   0xFFFC0028) // (US0) Transmitter Time-guard Register\r
2105 #define AT91C_US0_MR    ((AT91_REG *)   0xFFFC0004) // (US0) Mode Register\r
2106 #define AT91C_US0_RTOR  ((AT91_REG *)   0xFFFC0024) // (US0) Receiver Time-out Register\r
2107 #define AT91C_US0_CSR   ((AT91_REG *)   0xFFFC0014) // (US0) Channel Status Register\r
2108 #define AT91C_US0_RHR   ((AT91_REG *)   0xFFFC0018) // (US0) Receiver Holding Register\r
2109 #define AT91C_US0_IDR   ((AT91_REG *)   0xFFFC000C) // (US0) Interrupt Disable Register\r
2110 #define AT91C_US0_THR   ((AT91_REG *)   0xFFFC001C) // (US0) Transmitter Holding Register\r
2111 #define AT91C_US0_IF    ((AT91_REG *)   0xFFFC004C) // (US0) IRDA_FILTER Register\r
2112 #define AT91C_US0_IER   ((AT91_REG *)   0xFFFC0008) // (US0) Interrupt Enable Register\r
2113 // ========== Register definition for PDC_SSC peripheral ========== \r
2114 #define AT91C_SSC_TNCR  ((AT91_REG *)   0xFFFD411C) // (PDC_SSC) Transmit Next Counter Register\r
2115 #define AT91C_SSC_RPR   ((AT91_REG *)   0xFFFD4100) // (PDC_SSC) Receive Pointer Register\r
2116 #define AT91C_SSC_RNCR  ((AT91_REG *)   0xFFFD4114) // (PDC_SSC) Receive Next Counter Register\r
2117 #define AT91C_SSC_TPR   ((AT91_REG *)   0xFFFD4108) // (PDC_SSC) Transmit Pointer Register\r
2118 #define AT91C_SSC_PTCR  ((AT91_REG *)   0xFFFD4120) // (PDC_SSC) PDC Transfer Control Register\r
2119 #define AT91C_SSC_TCR   ((AT91_REG *)   0xFFFD410C) // (PDC_SSC) Transmit Counter Register\r
2120 #define AT91C_SSC_RCR   ((AT91_REG *)   0xFFFD4104) // (PDC_SSC) Receive Counter Register\r
2121 #define AT91C_SSC_RNPR  ((AT91_REG *)   0xFFFD4110) // (PDC_SSC) Receive Next Pointer Register\r
2122 #define AT91C_SSC_TNPR  ((AT91_REG *)   0xFFFD4118) // (PDC_SSC) Transmit Next Pointer Register\r
2123 #define AT91C_SSC_PTSR  ((AT91_REG *)   0xFFFD4124) // (PDC_SSC) PDC Transfer Status Register\r
2124 // ========== Register definition for SSC peripheral ========== \r
2125 #define AT91C_SSC_RHR   ((AT91_REG *)   0xFFFD4020) // (SSC) Receive Holding Register\r
2126 #define AT91C_SSC_RSHR  ((AT91_REG *)   0xFFFD4030) // (SSC) Receive Sync Holding Register\r
2127 #define AT91C_SSC_TFMR  ((AT91_REG *)   0xFFFD401C) // (SSC) Transmit Frame Mode Register\r
2128 #define AT91C_SSC_IDR   ((AT91_REG *)   0xFFFD4048) // (SSC) Interrupt Disable Register\r
2129 #define AT91C_SSC_THR   ((AT91_REG *)   0xFFFD4024) // (SSC) Transmit Holding Register\r
2130 #define AT91C_SSC_RCMR  ((AT91_REG *)   0xFFFD4010) // (SSC) Receive Clock ModeRegister\r
2131 #define AT91C_SSC_IER   ((AT91_REG *)   0xFFFD4044) // (SSC) Interrupt Enable Register\r
2132 #define AT91C_SSC_TSHR  ((AT91_REG *)   0xFFFD4034) // (SSC) Transmit Sync Holding Register\r
2133 #define AT91C_SSC_SR    ((AT91_REG *)   0xFFFD4040) // (SSC) Status Register\r
2134 #define AT91C_SSC_CMR   ((AT91_REG *)   0xFFFD4004) // (SSC) Clock Mode Register\r
2135 #define AT91C_SSC_TCMR  ((AT91_REG *)   0xFFFD4018) // (SSC) Transmit Clock Mode Register\r
2136 #define AT91C_SSC_CR    ((AT91_REG *)   0xFFFD4000) // (SSC) Control Register\r
2137 #define AT91C_SSC_IMR   ((AT91_REG *)   0xFFFD404C) // (SSC) Interrupt Mask Register\r
2138 #define AT91C_SSC_RFMR  ((AT91_REG *)   0xFFFD4014) // (SSC) Receive Frame Mode Register\r
2139 // ========== Register definition for TWI peripheral ========== \r
2140 #define AT91C_TWI_IER   ((AT91_REG *)   0xFFFB8024) // (TWI) Interrupt Enable Register\r
2141 #define AT91C_TWI_CR    ((AT91_REG *)   0xFFFB8000) // (TWI) Control Register\r
2142 #define AT91C_TWI_SR    ((AT91_REG *)   0xFFFB8020) // (TWI) Status Register\r
2143 #define AT91C_TWI_IMR   ((AT91_REG *)   0xFFFB802C) // (TWI) Interrupt Mask Register\r
2144 #define AT91C_TWI_THR   ((AT91_REG *)   0xFFFB8034) // (TWI) Transmit Holding Register\r
2145 #define AT91C_TWI_IDR   ((AT91_REG *)   0xFFFB8028) // (TWI) Interrupt Disable Register\r
2146 #define AT91C_TWI_IADR  ((AT91_REG *)   0xFFFB800C) // (TWI) Internal Address Register\r
2147 #define AT91C_TWI_MMR   ((AT91_REG *)   0xFFFB8004) // (TWI) Master Mode Register\r
2148 #define AT91C_TWI_CWGR  ((AT91_REG *)   0xFFFB8010) // (TWI) Clock Waveform Generator Register\r
2149 #define AT91C_TWI_RHR   ((AT91_REG *)   0xFFFB8030) // (TWI) Receive Holding Register\r
2150 // ========== Register definition for PWMC_CH3 peripheral ========== \r
2151 #define AT91C_PWMC_CH3_CUPDR ((AT91_REG *)      0xFFFCC270) // (PWMC_CH3) Channel Update Register\r
2152 #define AT91C_PWMC_CH3_Reserved ((AT91_REG *)   0xFFFCC274) // (PWMC_CH3) Reserved\r
2153 #define AT91C_PWMC_CH3_CPRDR ((AT91_REG *)      0xFFFCC268) // (PWMC_CH3) Channel Period Register\r
2154 #define AT91C_PWMC_CH3_CDTYR ((AT91_REG *)      0xFFFCC264) // (PWMC_CH3) Channel Duty Cycle Register\r
2155 #define AT91C_PWMC_CH3_CCNTR ((AT91_REG *)      0xFFFCC26C) // (PWMC_CH3) Channel Counter Register\r
2156 #define AT91C_PWMC_CH3_CMR ((AT91_REG *)        0xFFFCC260) // (PWMC_CH3) Channel Mode Register\r
2157 // ========== Register definition for PWMC_CH2 peripheral ========== \r
2158 #define AT91C_PWMC_CH2_Reserved ((AT91_REG *)   0xFFFCC254) // (PWMC_CH2) Reserved\r
2159 #define AT91C_PWMC_CH2_CMR ((AT91_REG *)        0xFFFCC240) // (PWMC_CH2) Channel Mode Register\r
2160 #define AT91C_PWMC_CH2_CCNTR ((AT91_REG *)      0xFFFCC24C) // (PWMC_CH2) Channel Counter Register\r
2161 #define AT91C_PWMC_CH2_CPRDR ((AT91_REG *)      0xFFFCC248) // (PWMC_CH2) Channel Period Register\r
2162 #define AT91C_PWMC_CH2_CUPDR ((AT91_REG *)      0xFFFCC250) // (PWMC_CH2) Channel Update Register\r
2163 #define AT91C_PWMC_CH2_CDTYR ((AT91_REG *)      0xFFFCC244) // (PWMC_CH2) Channel Duty Cycle Register\r
2164 // ========== Register definition for PWMC_CH1 peripheral ========== \r
2165 #define AT91C_PWMC_CH1_Reserved ((AT91_REG *)   0xFFFCC234) // (PWMC_CH1) Reserved\r
2166 #define AT91C_PWMC_CH1_CUPDR ((AT91_REG *)      0xFFFCC230) // (PWMC_CH1) Channel Update Register\r
2167 #define AT91C_PWMC_CH1_CPRDR ((AT91_REG *)      0xFFFCC228) // (PWMC_CH1) Channel Period Register\r
2168 #define AT91C_PWMC_CH1_CCNTR ((AT91_REG *)      0xFFFCC22C) // (PWMC_CH1) Channel Counter Register\r
2169 #define AT91C_PWMC_CH1_CDTYR ((AT91_REG *)      0xFFFCC224) // (PWMC_CH1) Channel Duty Cycle Register\r
2170 #define AT91C_PWMC_CH1_CMR ((AT91_REG *)        0xFFFCC220) // (PWMC_CH1) Channel Mode Register\r
2171 // ========== Register definition for PWMC_CH0 peripheral ========== \r
2172 #define AT91C_PWMC_CH0_Reserved ((AT91_REG *)   0xFFFCC214) // (PWMC_CH0) Reserved\r
2173 #define AT91C_PWMC_CH0_CPRDR ((AT91_REG *)      0xFFFCC208) // (PWMC_CH0) Channel Period Register\r
2174 #define AT91C_PWMC_CH0_CDTYR ((AT91_REG *)      0xFFFCC204) // (PWMC_CH0) Channel Duty Cycle Register\r
2175 #define AT91C_PWMC_CH0_CMR ((AT91_REG *)        0xFFFCC200) // (PWMC_CH0) Channel Mode Register\r
2176 #define AT91C_PWMC_CH0_CUPDR ((AT91_REG *)      0xFFFCC210) // (PWMC_CH0) Channel Update Register\r
2177 #define AT91C_PWMC_CH0_CCNTR ((AT91_REG *)      0xFFFCC20C) // (PWMC_CH0) Channel Counter Register\r
2178 // ========== Register definition for PWMC peripheral ========== \r
2179 #define AT91C_PWMC_IDR  ((AT91_REG *)   0xFFFCC014) // (PWMC) PWMC Interrupt Disable Register\r
2180 #define AT91C_PWMC_DIS  ((AT91_REG *)   0xFFFCC008) // (PWMC) PWMC Disable Register\r
2181 #define AT91C_PWMC_IER  ((AT91_REG *)   0xFFFCC010) // (PWMC) PWMC Interrupt Enable Register\r
2182 #define AT91C_PWMC_VR   ((AT91_REG *)   0xFFFCC0FC) // (PWMC) PWMC Version Register\r
2183 #define AT91C_PWMC_ISR  ((AT91_REG *)   0xFFFCC01C) // (PWMC) PWMC Interrupt Status Register\r
2184 #define AT91C_PWMC_SR   ((AT91_REG *)   0xFFFCC00C) // (PWMC) PWMC Status Register\r
2185 #define AT91C_PWMC_IMR  ((AT91_REG *)   0xFFFCC018) // (PWMC) PWMC Interrupt Mask Register\r
2186 #define AT91C_PWMC_MR   ((AT91_REG *)   0xFFFCC000) // (PWMC) PWMC Mode Register\r
2187 #define AT91C_PWMC_ENA  ((AT91_REG *)   0xFFFCC004) // (PWMC) PWMC Enable Register\r
2188 // ========== Register definition for UDP peripheral ========== \r
2189 #define AT91C_UDP_IMR   ((AT91_REG *)   0xFFFB0018) // (UDP) Interrupt Mask Register\r
2190 #define AT91C_UDP_FADDR ((AT91_REG *)   0xFFFB0008) // (UDP) Function Address Register\r
2191 #define AT91C_UDP_NUM   ((AT91_REG *)   0xFFFB0000) // (UDP) Frame Number Register\r
2192 #define AT91C_UDP_FDR   ((AT91_REG *)   0xFFFB0050) // (UDP) Endpoint FIFO Data Register\r
2193 #define AT91C_UDP_ISR   ((AT91_REG *)   0xFFFB001C) // (UDP) Interrupt Status Register\r
2194 #define AT91C_UDP_CSR   ((AT91_REG *)   0xFFFB0030) // (UDP) Endpoint Control and Status Register\r
2195 #define AT91C_UDP_IDR   ((AT91_REG *)   0xFFFB0014) // (UDP) Interrupt Disable Register\r
2196 #define AT91C_UDP_ICR   ((AT91_REG *)   0xFFFB0020) // (UDP) Interrupt Clear Register\r
2197 #define AT91C_UDP_RSTEP ((AT91_REG *)   0xFFFB0028) // (UDP) Reset Endpoint Register\r
2198 #define AT91C_UDP_TXVC  ((AT91_REG *)   0xFFFB0074) // (UDP) Transceiver Control Register\r
2199 #define AT91C_UDP_GLBSTATE ((AT91_REG *)        0xFFFB0004) // (UDP) Global State Register\r
2200 #define AT91C_UDP_IER   ((AT91_REG *)   0xFFFB0010) // (UDP) Interrupt Enable Register\r
2201 // ========== Register definition for TC0 peripheral ========== \r
2202 #define AT91C_TC0_SR    ((AT91_REG *)   0xFFFA0020) // (TC0) Status Register\r
2203 #define AT91C_TC0_RC    ((AT91_REG *)   0xFFFA001C) // (TC0) Register C\r
2204 #define AT91C_TC0_RB    ((AT91_REG *)   0xFFFA0018) // (TC0) Register B\r
2205 #define AT91C_TC0_CCR   ((AT91_REG *)   0xFFFA0000) // (TC0) Channel Control Register\r
2206 #define AT91C_TC0_CMR   ((AT91_REG *)   0xFFFA0004) // (TC0) Channel Mode Register (Capture Mode / Waveform Mode)\r
2207 #define AT91C_TC0_IER   ((AT91_REG *)   0xFFFA0024) // (TC0) Interrupt Enable Register\r
2208 #define AT91C_TC0_RA    ((AT91_REG *)   0xFFFA0014) // (TC0) Register A\r
2209 #define AT91C_TC0_IDR   ((AT91_REG *)   0xFFFA0028) // (TC0) Interrupt Disable Register\r
2210 #define AT91C_TC0_CV    ((AT91_REG *)   0xFFFA0010) // (TC0) Counter Value\r
2211 #define AT91C_TC0_IMR   ((AT91_REG *)   0xFFFA002C) // (TC0) Interrupt Mask Register\r
2212 // ========== Register definition for TC1 peripheral ========== \r
2213 #define AT91C_TC1_RB    ((AT91_REG *)   0xFFFA0058) // (TC1) Register B\r
2214 #define AT91C_TC1_CCR   ((AT91_REG *)   0xFFFA0040) // (TC1) Channel Control Register\r
2215 #define AT91C_TC1_IER   ((AT91_REG *)   0xFFFA0064) // (TC1) Interrupt Enable Register\r
2216 #define AT91C_TC1_IDR   ((AT91_REG *)   0xFFFA0068) // (TC1) Interrupt Disable Register\r
2217 #define AT91C_TC1_SR    ((AT91_REG *)   0xFFFA0060) // (TC1) Status Register\r
2218 #define AT91C_TC1_CMR   ((AT91_REG *)   0xFFFA0044) // (TC1) Channel Mode Register (Capture Mode / Waveform Mode)\r
2219 #define AT91C_TC1_RA    ((AT91_REG *)   0xFFFA0054) // (TC1) Register A\r
2220 #define AT91C_TC1_RC    ((AT91_REG *)   0xFFFA005C) // (TC1) Register C\r
2221 #define AT91C_TC1_IMR   ((AT91_REG *)   0xFFFA006C) // (TC1) Interrupt Mask Register\r
2222 #define AT91C_TC1_CV    ((AT91_REG *)   0xFFFA0050) // (TC1) Counter Value\r
2223 // ========== Register definition for TC2 peripheral ========== \r
2224 #define AT91C_TC2_CMR   ((AT91_REG *)   0xFFFA0084) // (TC2) Channel Mode Register (Capture Mode / Waveform Mode)\r
2225 #define AT91C_TC2_CCR   ((AT91_REG *)   0xFFFA0080) // (TC2) Channel Control Register\r
2226 #define AT91C_TC2_CV    ((AT91_REG *)   0xFFFA0090) // (TC2) Counter Value\r
2227 #define AT91C_TC2_RA    ((AT91_REG *)   0xFFFA0094) // (TC2) Register A\r
2228 #define AT91C_TC2_RB    ((AT91_REG *)   0xFFFA0098) // (TC2) Register B\r
2229 #define AT91C_TC2_IDR   ((AT91_REG *)   0xFFFA00A8) // (TC2) Interrupt Disable Register\r
2230 #define AT91C_TC2_IMR   ((AT91_REG *)   0xFFFA00AC) // (TC2) Interrupt Mask Register\r
2231 #define AT91C_TC2_RC    ((AT91_REG *)   0xFFFA009C) // (TC2) Register C\r
2232 #define AT91C_TC2_IER   ((AT91_REG *)   0xFFFA00A4) // (TC2) Interrupt Enable Register\r
2233 #define AT91C_TC2_SR    ((AT91_REG *)   0xFFFA00A0) // (TC2) Status Register\r
2234 // ========== Register definition for TCB peripheral ========== \r
2235 #define AT91C_TCB_BMR   ((AT91_REG *)   0xFFFA00C4) // (TCB) TC Block Mode Register\r
2236 #define AT91C_TCB_BCR   ((AT91_REG *)   0xFFFA00C0) // (TCB) TC Block Control Register\r
2237 // ========== Register definition for CAN_MB0 peripheral ========== \r
2238 #define AT91C_CAN_MB0_MDL ((AT91_REG *)         0xFFFD0214) // (CAN_MB0) MailBox Data Low Register\r
2239 #define AT91C_CAN_MB0_MAM ((AT91_REG *)         0xFFFD0204) // (CAN_MB0) MailBox Acceptance Mask Register\r
2240 #define AT91C_CAN_MB0_MCR ((AT91_REG *)         0xFFFD021C) // (CAN_MB0) MailBox Control Register\r
2241 #define AT91C_CAN_MB0_MID ((AT91_REG *)         0xFFFD0208) // (CAN_MB0) MailBox ID Register\r
2242 #define AT91C_CAN_MB0_MSR ((AT91_REG *)         0xFFFD0210) // (CAN_MB0) MailBox Status Register\r
2243 #define AT91C_CAN_MB0_MFID ((AT91_REG *)        0xFFFD020C) // (CAN_MB0) MailBox Family ID Register\r
2244 #define AT91C_CAN_MB0_MDH ((AT91_REG *)         0xFFFD0218) // (CAN_MB0) MailBox Data High Register\r
2245 #define AT91C_CAN_MB0_MMR ((AT91_REG *)         0xFFFD0200) // (CAN_MB0) MailBox Mode Register\r
2246 // ========== Register definition for CAN_MB1 peripheral ========== \r
2247 #define AT91C_CAN_MB1_MDL ((AT91_REG *)         0xFFFD0234) // (CAN_MB1) MailBox Data Low Register\r
2248 #define AT91C_CAN_MB1_MID ((AT91_REG *)         0xFFFD0228) // (CAN_MB1) MailBox ID Register\r
2249 #define AT91C_CAN_MB1_MMR ((AT91_REG *)         0xFFFD0220) // (CAN_MB1) MailBox Mode Register\r
2250 #define AT91C_CAN_MB1_MSR ((AT91_REG *)         0xFFFD0230) // (CAN_MB1) MailBox Status Register\r
2251 #define AT91C_CAN_MB1_MAM ((AT91_REG *)         0xFFFD0224) // (CAN_MB1) MailBox Acceptance Mask Register\r
2252 #define AT91C_CAN_MB1_MDH ((AT91_REG *)         0xFFFD0238) // (CAN_MB1) MailBox Data High Register\r
2253 #define AT91C_CAN_MB1_MCR ((AT91_REG *)         0xFFFD023C) // (CAN_MB1) MailBox Control Register\r
2254 #define AT91C_CAN_MB1_MFID ((AT91_REG *)        0xFFFD022C) // (CAN_MB1) MailBox Family ID Register\r
2255 // ========== Register definition for CAN_MB2 peripheral ========== \r
2256 #define AT91C_CAN_MB2_MCR ((AT91_REG *)         0xFFFD025C) // (CAN_MB2) MailBox Control Register\r
2257 #define AT91C_CAN_MB2_MDH ((AT91_REG *)         0xFFFD0258) // (CAN_MB2) MailBox Data High Register\r
2258 #define AT91C_CAN_MB2_MID ((AT91_REG *)         0xFFFD0248) // (CAN_MB2) MailBox ID Register\r
2259 #define AT91C_CAN_MB2_MDL ((AT91_REG *)         0xFFFD0254) // (CAN_MB2) MailBox Data Low Register\r
2260 #define AT91C_CAN_MB2_MMR ((AT91_REG *)         0xFFFD0240) // (CAN_MB2) MailBox Mode Register\r
2261 #define AT91C_CAN_MB2_MAM ((AT91_REG *)         0xFFFD0244) // (CAN_MB2) MailBox Acceptance Mask Register\r
2262 #define AT91C_CAN_MB2_MFID ((AT91_REG *)        0xFFFD024C) // (CAN_MB2) MailBox Family ID Register\r
2263 #define AT91C_CAN_MB2_MSR ((AT91_REG *)         0xFFFD0250) // (CAN_MB2) MailBox Status Register\r
2264 // ========== Register definition for CAN_MB3 peripheral ========== \r
2265 #define AT91C_CAN_MB3_MFID ((AT91_REG *)        0xFFFD026C) // (CAN_MB3) MailBox Family ID Register\r
2266 #define AT91C_CAN_MB3_MAM ((AT91_REG *)         0xFFFD0264) // (CAN_MB3) MailBox Acceptance Mask Register\r
2267 #define AT91C_CAN_MB3_MID ((AT91_REG *)         0xFFFD0268) // (CAN_MB3) MailBox ID Register\r
2268 #define AT91C_CAN_MB3_MCR ((AT91_REG *)         0xFFFD027C) // (CAN_MB3) MailBox Control Register\r
2269 #define AT91C_CAN_MB3_MMR ((AT91_REG *)         0xFFFD0260) // (CAN_MB3) MailBox Mode Register\r
2270 #define AT91C_CAN_MB3_MSR ((AT91_REG *)         0xFFFD0270) // (CAN_MB3) MailBox Status Register\r
2271 #define AT91C_CAN_MB3_MDL ((AT91_REG *)         0xFFFD0274) // (CAN_MB3) MailBox Data Low Register\r
2272 #define AT91C_CAN_MB3_MDH ((AT91_REG *)         0xFFFD0278) // (CAN_MB3) MailBox Data High Register\r
2273 // ========== Register definition for CAN_MB4 peripheral ========== \r
2274 #define AT91C_CAN_MB4_MID ((AT91_REG *)         0xFFFD0288) // (CAN_MB4) MailBox ID Register\r
2275 #define AT91C_CAN_MB4_MMR ((AT91_REG *)         0xFFFD0280) // (CAN_MB4) MailBox Mode Register\r
2276 #define AT91C_CAN_MB4_MDH ((AT91_REG *)         0xFFFD0298) // (CAN_MB4) MailBox Data High Register\r
2277 #define AT91C_CAN_MB4_MFID ((AT91_REG *)        0xFFFD028C) // (CAN_MB4) MailBox Family ID Register\r
2278 #define AT91C_CAN_MB4_MSR ((AT91_REG *)         0xFFFD0290) // (CAN_MB4) MailBox Status Register\r
2279 #define AT91C_CAN_MB4_MCR ((AT91_REG *)         0xFFFD029C) // (CAN_MB4) MailBox Control Register\r
2280 #define AT91C_CAN_MB4_MDL ((AT91_REG *)         0xFFFD0294) // (CAN_MB4) MailBox Data Low Register\r
2281 #define AT91C_CAN_MB4_MAM ((AT91_REG *)         0xFFFD0284) // (CAN_MB4) MailBox Acceptance Mask Register\r
2282 // ========== Register definition for CAN_MB5 peripheral ========== \r
2283 #define AT91C_CAN_MB5_MSR ((AT91_REG *)         0xFFFD02B0) // (CAN_MB5) MailBox Status Register\r
2284 #define AT91C_CAN_MB5_MCR ((AT91_REG *)         0xFFFD02BC) // (CAN_MB5) MailBox Control Register\r
2285 #define AT91C_CAN_MB5_MFID ((AT91_REG *)        0xFFFD02AC) // (CAN_MB5) MailBox Family ID Register\r
2286 #define AT91C_CAN_MB5_MDH ((AT91_REG *)         0xFFFD02B8) // (CAN_MB5) MailBox Data High Register\r
2287 #define AT91C_CAN_MB5_MID ((AT91_REG *)         0xFFFD02A8) // (CAN_MB5) MailBox ID Register\r
2288 #define AT91C_CAN_MB5_MMR ((AT91_REG *)         0xFFFD02A0) // (CAN_MB5) MailBox Mode Register\r
2289 #define AT91C_CAN_MB5_MDL ((AT91_REG *)         0xFFFD02B4) // (CAN_MB5) MailBox Data Low Register\r
2290 #define AT91C_CAN_MB5_MAM ((AT91_REG *)         0xFFFD02A4) // (CAN_MB5) MailBox Acceptance Mask Register\r
2291 // ========== Register definition for CAN_MB6 peripheral ========== \r
2292 #define AT91C_CAN_MB6_MFID ((AT91_REG *)        0xFFFD02CC) // (CAN_MB6) MailBox Family ID Register\r
2293 #define AT91C_CAN_MB6_MID ((AT91_REG *)         0xFFFD02C8) // (CAN_MB6) MailBox ID Register\r
2294 #define AT91C_CAN_MB6_MAM ((AT91_REG *)         0xFFFD02C4) // (CAN_MB6) MailBox Acceptance Mask Register\r
2295 #define AT91C_CAN_MB6_MSR ((AT91_REG *)         0xFFFD02D0) // (CAN_MB6) MailBox Status Register\r
2296 #define AT91C_CAN_MB6_MDL ((AT91_REG *)         0xFFFD02D4) // (CAN_MB6) MailBox Data Low Register\r
2297 #define AT91C_CAN_MB6_MCR ((AT91_REG *)         0xFFFD02DC) // (CAN_MB6) MailBox Control Register\r
2298 #define AT91C_CAN_MB6_MDH ((AT91_REG *)         0xFFFD02D8) // (CAN_MB6) MailBox Data High Register\r
2299 #define AT91C_CAN_MB6_MMR ((AT91_REG *)         0xFFFD02C0) // (CAN_MB6) MailBox Mode Register\r
2300 // ========== Register definition for CAN_MB7 peripheral ========== \r
2301 #define AT91C_CAN_MB7_MCR ((AT91_REG *)         0xFFFD02FC) // (CAN_MB7) MailBox Control Register\r
2302 #define AT91C_CAN_MB7_MDH ((AT91_REG *)         0xFFFD02F8) // (CAN_MB7) MailBox Data High Register\r
2303 #define AT91C_CAN_MB7_MFID ((AT91_REG *)        0xFFFD02EC) // (CAN_MB7) MailBox Family ID Register\r
2304 #define AT91C_CAN_MB7_MDL ((AT91_REG *)         0xFFFD02F4) // (CAN_MB7) MailBox Data Low Register\r
2305 #define AT91C_CAN_MB7_MID ((AT91_REG *)         0xFFFD02E8) // (CAN_MB7) MailBox ID Register\r
2306 #define AT91C_CAN_MB7_MMR ((AT91_REG *)         0xFFFD02E0) // (CAN_MB7) MailBox Mode Register\r
2307 #define AT91C_CAN_MB7_MAM ((AT91_REG *)         0xFFFD02E4) // (CAN_MB7) MailBox Acceptance Mask Register\r
2308 #define AT91C_CAN_MB7_MSR ((AT91_REG *)         0xFFFD02F0) // (CAN_MB7) MailBox Status Register\r
2309 // ========== Register definition for CAN peripheral ========== \r
2310 #define AT91C_CAN_TCR   ((AT91_REG *)   0xFFFD0024) // (CAN) Transfer Command Register\r
2311 #define AT91C_CAN_IMR   ((AT91_REG *)   0xFFFD000C) // (CAN) Interrupt Mask Register\r
2312 #define AT91C_CAN_IER   ((AT91_REG *)   0xFFFD0004) // (CAN) Interrupt Enable Register\r
2313 #define AT91C_CAN_ECR   ((AT91_REG *)   0xFFFD0020) // (CAN) Error Counter Register\r
2314 #define AT91C_CAN_TIMESTP ((AT91_REG *)         0xFFFD001C) // (CAN) Time Stamp Register\r
2315 #define AT91C_CAN_MR    ((AT91_REG *)   0xFFFD0000) // (CAN) Mode Register\r
2316 #define AT91C_CAN_IDR   ((AT91_REG *)   0xFFFD0008) // (CAN) Interrupt Disable Register\r
2317 #define AT91C_CAN_ACR   ((AT91_REG *)   0xFFFD0028) // (CAN) Abort Command Register\r
2318 #define AT91C_CAN_TIM   ((AT91_REG *)   0xFFFD0018) // (CAN) Timer Register\r
2319 #define AT91C_CAN_SR    ((AT91_REG *)   0xFFFD0010) // (CAN) Status Register\r
2320 #define AT91C_CAN_BR    ((AT91_REG *)   0xFFFD0014) // (CAN) Baudrate Register\r
2321 #define AT91C_CAN_VR    ((AT91_REG *)   0xFFFD00FC) // (CAN) Version Register\r
2322 // ========== Register definition for EMAC peripheral ========== \r
2323 #define AT91C_EMAC_ISR  ((AT91_REG *)   0xFFFDC024) // (EMAC) Interrupt Status Register\r
2324 #define AT91C_EMAC_SA4H ((AT91_REG *)   0xFFFDC0B4) // (EMAC) Specific Address 4 Top, Last 2 bytes\r
2325 #define AT91C_EMAC_SA1L ((AT91_REG *)   0xFFFDC098) // (EMAC) Specific Address 1 Bottom, First 4 bytes\r
2326 #define AT91C_EMAC_ELE  ((AT91_REG *)   0xFFFDC078) // (EMAC) Excessive Length Errors Register\r
2327 #define AT91C_EMAC_LCOL ((AT91_REG *)   0xFFFDC05C) // (EMAC) Late Collision Register\r
2328 #define AT91C_EMAC_RLE  ((AT91_REG *)   0xFFFDC088) // (EMAC) Receive Length Field Mismatch Register\r
2329 #define AT91C_EMAC_WOL  ((AT91_REG *)   0xFFFDC0C4) // (EMAC) Wake On LAN Register\r
2330 #define AT91C_EMAC_DTF  ((AT91_REG *)   0xFFFDC058) // (EMAC) Deferred Transmission Frame Register\r
2331 #define AT91C_EMAC_TUND ((AT91_REG *)   0xFFFDC064) // (EMAC) Transmit Underrun Error Register\r
2332 #define AT91C_EMAC_NCR  ((AT91_REG *)   0xFFFDC000) // (EMAC) Network Control Register\r
2333 #define AT91C_EMAC_SA4L ((AT91_REG *)   0xFFFDC0B0) // (EMAC) Specific Address 4 Bottom, First 4 bytes\r
2334 #define AT91C_EMAC_RSR  ((AT91_REG *)   0xFFFDC020) // (EMAC) Receive Status Register\r
2335 #define AT91C_EMAC_SA3L ((AT91_REG *)   0xFFFDC0A8) // (EMAC) Specific Address 3 Bottom, First 4 bytes\r
2336 #define AT91C_EMAC_TSR  ((AT91_REG *)   0xFFFDC014) // (EMAC) Transmit Status Register\r
2337 #define AT91C_EMAC_IDR  ((AT91_REG *)   0xFFFDC02C) // (EMAC) Interrupt Disable Register\r
2338 #define AT91C_EMAC_RSE  ((AT91_REG *)   0xFFFDC074) // (EMAC) Receive Symbol Errors Register\r
2339 #define AT91C_EMAC_ECOL ((AT91_REG *)   0xFFFDC060) // (EMAC) Excessive Collision Register\r
2340 #define AT91C_EMAC_TID  ((AT91_REG *)   0xFFFDC0B8) // (EMAC) Type ID Checking Register\r
2341 #define AT91C_EMAC_HRB  ((AT91_REG *)   0xFFFDC090) // (EMAC) Hash Address Bottom[31:0]\r
2342 #define AT91C_EMAC_TBQP ((AT91_REG *)   0xFFFDC01C) // (EMAC) Transmit Buffer Queue Pointer\r
2343 #define AT91C_EMAC_USRIO ((AT91_REG *)  0xFFFDC0C0) // (EMAC) USER Input/Output Register\r
2344 #define AT91C_EMAC_PTR  ((AT91_REG *)   0xFFFDC038) // (EMAC) Pause Time Register\r
2345 #define AT91C_EMAC_SA2H ((AT91_REG *)   0xFFFDC0A4) // (EMAC) Specific Address 2 Top, Last 2 bytes\r
2346 #define AT91C_EMAC_ROV  ((AT91_REG *)   0xFFFDC070) // (EMAC) Receive Overrun Errors Register\r
2347 #define AT91C_EMAC_ALE  ((AT91_REG *)   0xFFFDC054) // (EMAC) Alignment Error Register\r
2348 #define AT91C_EMAC_RJA  ((AT91_REG *)   0xFFFDC07C) // (EMAC) Receive Jabbers Register\r
2349 #define AT91C_EMAC_RBQP ((AT91_REG *)   0xFFFDC018) // (EMAC) Receive Buffer Queue Pointer\r
2350 #define AT91C_EMAC_TPF  ((AT91_REG *)   0xFFFDC08C) // (EMAC) Transmitted Pause Frames Register\r
2351 #define AT91C_EMAC_NCFGR ((AT91_REG *)  0xFFFDC004) // (EMAC) Network Configuration Register\r
2352 #define AT91C_EMAC_HRT  ((AT91_REG *)   0xFFFDC094) // (EMAC) Hash Address Top[63:32]\r
2353 #define AT91C_EMAC_USF  ((AT91_REG *)   0xFFFDC080) // (EMAC) Undersize Frames Register\r
2354 #define AT91C_EMAC_FCSE ((AT91_REG *)   0xFFFDC050) // (EMAC) Frame Check Sequence Error Register\r
2355 #define AT91C_EMAC_TPQ  ((AT91_REG *)   0xFFFDC0BC) // (EMAC) Transmit Pause Quantum Register\r
2356 #define AT91C_EMAC_MAN  ((AT91_REG *)   0xFFFDC034) // (EMAC) PHY Maintenance Register\r
2357 #define AT91C_EMAC_FTO  ((AT91_REG *)   0xFFFDC040) // (EMAC) Frames Transmitted OK Register\r
2358 #define AT91C_EMAC_REV  ((AT91_REG *)   0xFFFDC0FC) // (EMAC) Revision Register\r
2359 #define AT91C_EMAC_IMR  ((AT91_REG *)   0xFFFDC030) // (EMAC) Interrupt Mask Register\r
2360 #define AT91C_EMAC_SCF  ((AT91_REG *)   0xFFFDC044) // (EMAC) Single Collision Frame Register\r
2361 #define AT91C_EMAC_PFR  ((AT91_REG *)   0xFFFDC03C) // (EMAC) Pause Frames received Register\r
2362 #define AT91C_EMAC_MCF  ((AT91_REG *)   0xFFFDC048) // (EMAC) Multiple Collision Frame Register\r
2363 #define AT91C_EMAC_NSR  ((AT91_REG *)   0xFFFDC008) // (EMAC) Network Status Register\r
2364 #define AT91C_EMAC_SA2L ((AT91_REG *)   0xFFFDC0A0) // (EMAC) Specific Address 2 Bottom, First 4 bytes\r
2365 #define AT91C_EMAC_FRO  ((AT91_REG *)   0xFFFDC04C) // (EMAC) Frames Received OK Register\r
2366 #define AT91C_EMAC_IER  ((AT91_REG *)   0xFFFDC028) // (EMAC) Interrupt Enable Register\r
2367 #define AT91C_EMAC_SA1H ((AT91_REG *)   0xFFFDC09C) // (EMAC) Specific Address 1 Top, Last 2 bytes\r
2368 #define AT91C_EMAC_CSE  ((AT91_REG *)   0xFFFDC068) // (EMAC) Carrier Sense Error Register\r
2369 #define AT91C_EMAC_SA3H ((AT91_REG *)   0xFFFDC0AC) // (EMAC) Specific Address 3 Top, Last 2 bytes\r
2370 #define AT91C_EMAC_RRE  ((AT91_REG *)   0xFFFDC06C) // (EMAC) Receive Ressource Error Register\r
2371 #define AT91C_EMAC_STE  ((AT91_REG *)   0xFFFDC084) // (EMAC) SQE Test Error Register\r
2372 // ========== Register definition for PDC_ADC peripheral ========== \r
2373 #define AT91C_ADC_PTSR  ((AT91_REG *)   0xFFFD8124) // (PDC_ADC) PDC Transfer Status Register\r
2374 #define AT91C_ADC_PTCR  ((AT91_REG *)   0xFFFD8120) // (PDC_ADC) PDC Transfer Control Register\r
2375 #define AT91C_ADC_TNPR  ((AT91_REG *)   0xFFFD8118) // (PDC_ADC) Transmit Next Pointer Register\r
2376 #define AT91C_ADC_TNCR  ((AT91_REG *)   0xFFFD811C) // (PDC_ADC) Transmit Next Counter Register\r
2377 #define AT91C_ADC_RNPR  ((AT91_REG *)   0xFFFD8110) // (PDC_ADC) Receive Next Pointer Register\r
2378 #define AT91C_ADC_RNCR  ((AT91_REG *)   0xFFFD8114) // (PDC_ADC) Receive Next Counter Register\r
2379 #define AT91C_ADC_RPR   ((AT91_REG *)   0xFFFD8100) // (PDC_ADC) Receive Pointer Register\r
2380 #define AT91C_ADC_TCR   ((AT91_REG *)   0xFFFD810C) // (PDC_ADC) Transmit Counter Register\r
2381 #define AT91C_ADC_TPR   ((AT91_REG *)   0xFFFD8108) // (PDC_ADC) Transmit Pointer Register\r
2382 #define AT91C_ADC_RCR   ((AT91_REG *)   0xFFFD8104) // (PDC_ADC) Receive Counter Register\r
2383 // ========== Register definition for ADC peripheral ========== \r
2384 #define AT91C_ADC_CDR2  ((AT91_REG *)   0xFFFD8038) // (ADC) ADC Channel Data Register 2\r
2385 #define AT91C_ADC_CDR3  ((AT91_REG *)   0xFFFD803C) // (ADC) ADC Channel Data Register 3\r
2386 #define AT91C_ADC_CDR0  ((AT91_REG *)   0xFFFD8030) // (ADC) ADC Channel Data Register 0\r
2387 #define AT91C_ADC_CDR5  ((AT91_REG *)   0xFFFD8044) // (ADC) ADC Channel Data Register 5\r
2388 #define AT91C_ADC_CHDR  ((AT91_REG *)   0xFFFD8014) // (ADC) ADC Channel Disable Register\r
2389 #define AT91C_ADC_SR    ((AT91_REG *)   0xFFFD801C) // (ADC) ADC Status Register\r
2390 #define AT91C_ADC_CDR4  ((AT91_REG *)   0xFFFD8040) // (ADC) ADC Channel Data Register 4\r
2391 #define AT91C_ADC_CDR1  ((AT91_REG *)   0xFFFD8034) // (ADC) ADC Channel Data Register 1\r
2392 #define AT91C_ADC_LCDR  ((AT91_REG *)   0xFFFD8020) // (ADC) ADC Last Converted Data Register\r
2393 #define AT91C_ADC_IDR   ((AT91_REG *)   0xFFFD8028) // (ADC) ADC Interrupt Disable Register\r
2394 #define AT91C_ADC_CR    ((AT91_REG *)   0xFFFD8000) // (ADC) ADC Control Register\r
2395 #define AT91C_ADC_CDR7  ((AT91_REG *)   0xFFFD804C) // (ADC) ADC Channel Data Register 7\r
2396 #define AT91C_ADC_CDR6  ((AT91_REG *)   0xFFFD8048) // (ADC) ADC Channel Data Register 6\r
2397 #define AT91C_ADC_IER   ((AT91_REG *)   0xFFFD8024) // (ADC) ADC Interrupt Enable Register\r
2398 #define AT91C_ADC_CHER  ((AT91_REG *)   0xFFFD8010) // (ADC) ADC Channel Enable Register\r
2399 #define AT91C_ADC_CHSR  ((AT91_REG *)   0xFFFD8018) // (ADC) ADC Channel Status Register\r
2400 #define AT91C_ADC_MR    ((AT91_REG *)   0xFFFD8004) // (ADC) ADC Mode Register\r
2401 #define AT91C_ADC_IMR   ((AT91_REG *)   0xFFFD802C) // (ADC) ADC Interrupt Mask Register\r
2402 // ========== Register definition for PDC_AES peripheral ========== \r
2403 #define AT91C_AES_TPR   ((AT91_REG *)   0xFFFA4108) // (PDC_AES) Transmit Pointer Register\r
2404 #define AT91C_AES_PTCR  ((AT91_REG *)   0xFFFA4120) // (PDC_AES) PDC Transfer Control Register\r
2405 #define AT91C_AES_RNPR  ((AT91_REG *)   0xFFFA4110) // (PDC_AES) Receive Next Pointer Register\r
2406 #define AT91C_AES_TNCR  ((AT91_REG *)   0xFFFA411C) // (PDC_AES) Transmit Next Counter Register\r
2407 #define AT91C_AES_TCR   ((AT91_REG *)   0xFFFA410C) // (PDC_AES) Transmit Counter Register\r
2408 #define AT91C_AES_RCR   ((AT91_REG *)   0xFFFA4104) // (PDC_AES) Receive Counter Register\r
2409 #define AT91C_AES_RNCR  ((AT91_REG *)   0xFFFA4114) // (PDC_AES) Receive Next Counter Register\r
2410 #define AT91C_AES_TNPR  ((AT91_REG *)   0xFFFA4118) // (PDC_AES) Transmit Next Pointer Register\r
2411 #define AT91C_AES_RPR   ((AT91_REG *)   0xFFFA4100) // (PDC_AES) Receive Pointer Register\r
2412 #define AT91C_AES_PTSR  ((AT91_REG *)   0xFFFA4124) // (PDC_AES) PDC Transfer Status Register\r
2413 // ========== Register definition for AES peripheral ========== \r
2414 #define AT91C_AES_IVxR  ((AT91_REG *)   0xFFFA4060) // (AES) Initialization Vector x Register\r
2415 #define AT91C_AES_MR    ((AT91_REG *)   0xFFFA4004) // (AES) Mode Register\r
2416 #define AT91C_AES_VR    ((AT91_REG *)   0xFFFA40FC) // (AES) AES Version Register\r
2417 #define AT91C_AES_ODATAxR ((AT91_REG *)         0xFFFA4050) // (AES) Output Data x Register\r
2418 #define AT91C_AES_IDATAxR ((AT91_REG *)         0xFFFA4040) // (AES) Input Data x Register\r
2419 #define AT91C_AES_CR    ((AT91_REG *)   0xFFFA4000) // (AES) Control Register\r
2420 #define AT91C_AES_IDR   ((AT91_REG *)   0xFFFA4014) // (AES) Interrupt Disable Register\r
2421 #define AT91C_AES_IMR   ((AT91_REG *)   0xFFFA4018) // (AES) Interrupt Mask Register\r
2422 #define AT91C_AES_IER   ((AT91_REG *)   0xFFFA4010) // (AES) Interrupt Enable Register\r
2423 #define AT91C_AES_KEYWxR ((AT91_REG *)  0xFFFA4020) // (AES) Key Word x Register\r
2424 #define AT91C_AES_ISR   ((AT91_REG *)   0xFFFA401C) // (AES) Interrupt Status Register\r
2425 // ========== Register definition for PDC_TDES peripheral ========== \r
2426 #define AT91C_TDES_RNCR ((AT91_REG *)   0xFFFA8114) // (PDC_TDES) Receive Next Counter Register\r
2427 #define AT91C_TDES_TCR  ((AT91_REG *)   0xFFFA810C) // (PDC_TDES) Transmit Counter Register\r
2428 #define AT91C_TDES_RCR  ((AT91_REG *)   0xFFFA8104) // (PDC_TDES) Receive Counter Register\r
2429 #define AT91C_TDES_TNPR ((AT91_REG *)   0xFFFA8118) // (PDC_TDES) Transmit Next Pointer Register\r
2430 #define AT91C_TDES_RNPR ((AT91_REG *)   0xFFFA8110) // (PDC_TDES) Receive Next Pointer Register\r
2431 #define AT91C_TDES_RPR  ((AT91_REG *)   0xFFFA8100) // (PDC_TDES) Receive Pointer Register\r
2432 #define AT91C_TDES_TNCR ((AT91_REG *)   0xFFFA811C) // (PDC_TDES) Transmit Next Counter Register\r
2433 #define AT91C_TDES_TPR  ((AT91_REG *)   0xFFFA8108) // (PDC_TDES) Transmit Pointer Register\r
2434 #define AT91C_TDES_PTSR ((AT91_REG *)   0xFFFA8124) // (PDC_TDES) PDC Transfer Status Register\r
2435 #define AT91C_TDES_PTCR ((AT91_REG *)   0xFFFA8120) // (PDC_TDES) PDC Transfer Control Register\r
2436 // ========== Register definition for TDES peripheral ========== \r
2437 #define AT91C_TDES_KEY2WxR ((AT91_REG *)        0xFFFA8028) // (TDES) Key 2 Word x Register\r
2438 #define AT91C_TDES_KEY3WxR ((AT91_REG *)        0xFFFA8030) // (TDES) Key 3 Word x Register\r
2439 #define AT91C_TDES_IDR  ((AT91_REG *)   0xFFFA8014) // (TDES) Interrupt Disable Register\r
2440 #define AT91C_TDES_VR   ((AT91_REG *)   0xFFFA80FC) // (TDES) TDES Version Register\r
2441 #define AT91C_TDES_IVxR ((AT91_REG *)   0xFFFA8060) // (TDES) Initialization Vector x Register\r
2442 #define AT91C_TDES_ODATAxR ((AT91_REG *)        0xFFFA8050) // (TDES) Output Data x Register\r
2443 #define AT91C_TDES_IMR  ((AT91_REG *)   0xFFFA8018) // (TDES) Interrupt Mask Register\r
2444 #define AT91C_TDES_MR   ((AT91_REG *)   0xFFFA8004) // (TDES) Mode Register\r
2445 #define AT91C_TDES_CR   ((AT91_REG *)   0xFFFA8000) // (TDES) Control Register\r
2446 #define AT91C_TDES_IER  ((AT91_REG *)   0xFFFA8010) // (TDES) Interrupt Enable Register\r
2447 #define AT91C_TDES_ISR  ((AT91_REG *)   0xFFFA801C) // (TDES) Interrupt Status Register\r
2448 #define AT91C_TDES_IDATAxR ((AT91_REG *)        0xFFFA8040) // (TDES) Input Data x Register\r
2449 #define AT91C_TDES_KEY1WxR ((AT91_REG *)        0xFFFA8020) // (TDES) Key 1 Word x Register\r
2450 \r
2451 // *****************************************************************************\r
2452 //               PIO DEFINITIONS FOR AT91SAM7X256\r
2453 // *****************************************************************************\r
2454 #define AT91C_PIO_PA0        ((unsigned int) 1 <<  0) // Pin Controlled by PA0\r
2455 #define AT91C_PA0_RXD0     ((unsigned int) AT91C_PIO_PA0) //  USART 0 Receive Data\r
2456 #define AT91C_PIO_PA1        ((unsigned int) 1 <<  1) // Pin Controlled by PA1\r
2457 #define AT91C_PA1_TXD0     ((unsigned int) AT91C_PIO_PA1) //  USART 0 Transmit Data\r
2458 #define AT91C_PIO_PA10       ((unsigned int) 1 << 10) // Pin Controlled by PA10\r
2459 #define AT91C_PA10_TWD      ((unsigned int) AT91C_PIO_PA10) //  TWI Two-wire Serial Data\r
2460 #define AT91C_PIO_PA11       ((unsigned int) 1 << 11) // Pin Controlled by PA11\r
2461 #define AT91C_PA11_TWCK     ((unsigned int) AT91C_PIO_PA11) //  TWI Two-wire Serial Clock\r
2462 #define AT91C_PIO_PA12       ((unsigned int) 1 << 12) // Pin Controlled by PA12\r
2463 #define AT91C_PA12_NPCS00   ((unsigned int) AT91C_PIO_PA12) //  SPI 0 Peripheral Chip Select 0\r
2464 #define AT91C_PIO_PA13       ((unsigned int) 1 << 13) // Pin Controlled by PA13\r
2465 #define AT91C_PA13_NPCS01   ((unsigned int) AT91C_PIO_PA13) //  SPI 0 Peripheral Chip Select 1\r
2466 #define AT91C_PA13_PCK1     ((unsigned int) AT91C_PIO_PA13) //  PMC Programmable Clock Output 1\r
2467 #define AT91C_PIO_PA14       ((unsigned int) 1 << 14) // Pin Controlled by PA14\r
2468 #define AT91C_PA14_NPCS02   ((unsigned int) AT91C_PIO_PA14) //  SPI 0 Peripheral Chip Select 2\r
2469 #define AT91C_PA14_IRQ1     ((unsigned int) AT91C_PIO_PA14) //  External Interrupt 1\r
2470 #define AT91C_PIO_PA15       ((unsigned int) 1 << 15) // Pin Controlled by PA15\r
2471 #define AT91C_PA15_NPCS03   ((unsigned int) AT91C_PIO_PA15) //  SPI 0 Peripheral Chip Select 3\r
2472 #define AT91C_PA15_TCLK2    ((unsigned int) AT91C_PIO_PA15) //  Timer Counter 2 external clock input\r
2473 #define AT91C_PIO_PA16       ((unsigned int) 1 << 16) // Pin Controlled by PA16\r
2474 #define AT91C_PA16_MISO0    ((unsigned int) AT91C_PIO_PA16) //  SPI 0 Master In Slave\r
2475 #define AT91C_PIO_PA17       ((unsigned int) 1 << 17) // Pin Controlled by PA17\r
2476 #define AT91C_PA17_MOSI0    ((unsigned int) AT91C_PIO_PA17) //  SPI 0 Master Out Slave\r
2477 #define AT91C_PIO_PA18       ((unsigned int) 1 << 18) // Pin Controlled by PA18\r
2478 #define AT91C_PA18_SPCK0    ((unsigned int) AT91C_PIO_PA18) //  SPI 0 Serial Clock\r
2479 #define AT91C_PIO_PA19       ((unsigned int) 1 << 19) // Pin Controlled by PA19\r
2480 #define AT91C_PA19_CANRX    ((unsigned int) AT91C_PIO_PA19) //  CAN Receive\r
2481 #define AT91C_PIO_PA2        ((unsigned int) 1 <<  2) // Pin Controlled by PA2\r
2482 #define AT91C_PA2_SCK0     ((unsigned int) AT91C_PIO_PA2) //  USART 0 Serial Clock\r
2483 #define AT91C_PA2_NPCS11   ((unsigned int) AT91C_PIO_PA2) //  SPI 1 Peripheral Chip Select 1\r
2484 #define AT91C_PIO_PA20       ((unsigned int) 1 << 20) // Pin Controlled by PA20\r
2485 #define AT91C_PA20_CANTX    ((unsigned int) AT91C_PIO_PA20) //  CAN Transmit\r
2486 #define AT91C_PIO_PA21       ((unsigned int) 1 << 21) // Pin Controlled by PA21\r
2487 #define AT91C_PA21_TF       ((unsigned int) AT91C_PIO_PA21) //  SSC Transmit Frame Sync\r
2488 #define AT91C_PA21_NPCS10   ((unsigned int) AT91C_PIO_PA21) //  SPI 1 Peripheral Chip Select 0\r
2489 #define AT91C_PIO_PA22       ((unsigned int) 1 << 22) // Pin Controlled by PA22\r
2490 #define AT91C_PA22_TK       ((unsigned int) AT91C_PIO_PA22) //  SSC Transmit Clock\r
2491 #define AT91C_PA22_SPCK1    ((unsigned int) AT91C_PIO_PA22) //  SPI 1 Serial Clock\r
2492 #define AT91C_PIO_PA23       ((unsigned int) 1 << 23) // Pin Controlled by PA23\r
2493 #define AT91C_PA23_TD       ((unsigned int) AT91C_PIO_PA23) //  SSC Transmit data\r
2494 #define AT91C_PA23_MOSI1    ((unsigned int) AT91C_PIO_PA23) //  SPI 1 Master Out Slave\r
2495 #define AT91C_PIO_PA24       ((unsigned int) 1 << 24) // Pin Controlled by PA24\r
2496 #define AT91C_PA24_RD       ((unsigned int) AT91C_PIO_PA24) //  SSC Receive Data\r
2497 #define AT91C_PA24_MISO1    ((unsigned int) AT91C_PIO_PA24) //  SPI 1 Master In Slave\r
2498 #define AT91C_PIO_PA25       ((unsigned int) 1 << 25) // Pin Controlled by PA25\r
2499 #define AT91C_PA25_RK       ((unsigned int) AT91C_PIO_PA25) //  SSC Receive Clock\r
2500 #define AT91C_PA25_NPCS11   ((unsigned int) AT91C_PIO_PA25) //  SPI 1 Peripheral Chip Select 1\r
2501 #define AT91C_PIO_PA26       ((unsigned int) 1 << 26) // Pin Controlled by PA26\r
2502 #define AT91C_PA26_RF       ((unsigned int) AT91C_PIO_PA26) //  SSC Receive Frame Sync\r
2503 #define AT91C_PA26_NPCS12   ((unsigned int) AT91C_PIO_PA26) //  SPI 1 Peripheral Chip Select 2\r
2504 #define AT91C_PIO_PA27       ((unsigned int) 1 << 27) // Pin Controlled by PA27\r
2505 #define AT91C_PA27_DRXD     ((unsigned int) AT91C_PIO_PA27) //  DBGU Debug Receive Data\r
2506 #define AT91C_PA27_PCK3     ((unsigned int) AT91C_PIO_PA27) //  PMC Programmable Clock Output 3\r
2507 #define AT91C_PIO_PA28       ((unsigned int) 1 << 28) // Pin Controlled by PA28\r
2508 #define AT91C_PA28_DTXD     ((unsigned int) AT91C_PIO_PA28) //  DBGU Debug Transmit Data\r
2509 #define AT91C_PIO_PA29       ((unsigned int) 1 << 29) // Pin Controlled by PA29\r
2510 #define AT91C_PA29_FIQ      ((unsigned int) AT91C_PIO_PA29) //  AIC Fast Interrupt Input\r
2511 #define AT91C_PA29_NPCS13   ((unsigned int) AT91C_PIO_PA29) //  SPI 1 Peripheral Chip Select 3\r
2512 #define AT91C_PIO_PA3        ((unsigned int) 1 <<  3) // Pin Controlled by PA3\r
2513 #define AT91C_PA3_RTS0     ((unsigned int) AT91C_PIO_PA3) //  USART 0 Ready To Send\r
2514 #define AT91C_PA3_NPCS12   ((unsigned int) AT91C_PIO_PA3) //  SPI 1 Peripheral Chip Select 2\r
2515 #define AT91C_PIO_PA30       ((unsigned int) 1 << 30) // Pin Controlled by PA30\r
2516 #define AT91C_PA30_IRQ0     ((unsigned int) AT91C_PIO_PA30) //  External Interrupt 0\r
2517 #define AT91C_PA30_PCK2     ((unsigned int) AT91C_PIO_PA30) //  PMC Programmable Clock Output 2\r
2518 #define AT91C_PIO_PA4        ((unsigned int) 1 <<  4) // Pin Controlled by PA4\r
2519 #define AT91C_PA4_CTS0     ((unsigned int) AT91C_PIO_PA4) //  USART 0 Clear To Send\r
2520 #define AT91C_PA4_NPCS13   ((unsigned int) AT91C_PIO_PA4) //  SPI 1 Peripheral Chip Select 3\r
2521 #define AT91C_PIO_PA5        ((unsigned int) 1 <<  5) // Pin Controlled by PA5\r
2522 #define AT91C_PA5_RXD1     ((unsigned int) AT91C_PIO_PA5) //  USART 1 Receive Data\r
2523 #define AT91C_PIO_PA6        ((unsigned int) 1 <<  6) // Pin Controlled by PA6\r
2524 #define AT91C_PA6_TXD1     ((unsigned int) AT91C_PIO_PA6) //  USART 1 Transmit Data\r
2525 #define AT91C_PIO_PA7        ((unsigned int) 1 <<  7) // Pin Controlled by PA7\r
2526 #define AT91C_PA7_SCK1     ((unsigned int) AT91C_PIO_PA7) //  USART 1 Serial Clock\r
2527 #define AT91C_PA7_NPCS01   ((unsigned int) AT91C_PIO_PA7) //  SPI 0 Peripheral Chip Select 1\r
2528 #define AT91C_PIO_PA8        ((unsigned int) 1 <<  8) // Pin Controlled by PA8\r
2529 #define AT91C_PA8_RTS1     ((unsigned int) AT91C_PIO_PA8) //  USART 1 Ready To Send\r
2530 #define AT91C_PA8_NPCS02   ((unsigned int) AT91C_PIO_PA8) //  SPI 0 Peripheral Chip Select 2\r
2531 #define AT91C_PIO_PA9        ((unsigned int) 1 <<  9) // Pin Controlled by PA9\r
2532 #define AT91C_PA9_CTS1     ((unsigned int) AT91C_PIO_PA9) //  USART 1 Clear To Send\r
2533 #define AT91C_PA9_NPCS03   ((unsigned int) AT91C_PIO_PA9) //  SPI 0 Peripheral Chip Select 3\r
2534 #define AT91C_PIO_PB0        ((unsigned int) 1 <<  0) // Pin Controlled by PB0\r
2535 #define AT91C_PB0_ETXCK_EREFCK ((unsigned int) AT91C_PIO_PB0) //  Ethernet MAC Transmit Clock/Reference Clock\r
2536 #define AT91C_PB0_PCK0     ((unsigned int) AT91C_PIO_PB0) //  PMC Programmable Clock Output 0\r
2537 #define AT91C_PIO_PB1        ((unsigned int) 1 <<  1) // Pin Controlled by PB1\r
2538 #define AT91C_PB1_ETXEN    ((unsigned int) AT91C_PIO_PB1) //  Ethernet MAC Transmit Enable\r
2539 #define AT91C_PIO_PB10       ((unsigned int) 1 << 10) // Pin Controlled by PB10\r
2540 #define AT91C_PB10_ETX2     ((unsigned int) AT91C_PIO_PB10) //  Ethernet MAC Transmit Data 2\r
2541 #define AT91C_PB10_NPCS11   ((unsigned int) AT91C_PIO_PB10) //  SPI 1 Peripheral Chip Select 1\r
2542 #define AT91C_PIO_PB11       ((unsigned int) 1 << 11) // Pin Controlled by PB11\r
2543 #define AT91C_PB11_ETX3     ((unsigned int) AT91C_PIO_PB11) //  Ethernet MAC Transmit Data 3\r
2544 #define AT91C_PB11_NPCS12   ((unsigned int) AT91C_PIO_PB11) //  SPI 1 Peripheral Chip Select 2\r
2545 #define AT91C_PIO_PB12       ((unsigned int) 1 << 12) // Pin Controlled by PB12\r
2546 #define AT91C_PB12_ETXER    ((unsigned int) AT91C_PIO_PB12) //  Ethernet MAC Transmikt Coding Error\r
2547 #define AT91C_PB12_TCLK0    ((unsigned int) AT91C_PIO_PB12) //  Timer Counter 0 external clock input\r
2548 #define AT91C_PIO_PB13       ((unsigned int) 1 << 13) // Pin Controlled by PB13\r
2549 #define AT91C_PB13_ERX2     ((unsigned int) AT91C_PIO_PB13) //  Ethernet MAC Receive Data 2\r
2550 #define AT91C_PB13_NPCS01   ((unsigned int) AT91C_PIO_PB13) //  SPI 0 Peripheral Chip Select 1\r
2551 #define AT91C_PIO_PB14       ((unsigned int) 1 << 14) // Pin Controlled by PB14\r
2552 #define AT91C_PB14_ERX3     ((unsigned int) AT91C_PIO_PB14) //  Ethernet MAC Receive Data 3\r
2553 #define AT91C_PB14_NPCS02   ((unsigned int) AT91C_PIO_PB14) //  SPI 0 Peripheral Chip Select 2\r
2554 #define AT91C_PIO_PB15       ((unsigned int) 1 << 15) // Pin Controlled by PB15\r
2555 #define AT91C_PB15_ERXDV    ((unsigned int) AT91C_PIO_PB15) //  Ethernet MAC Receive Data Valid\r
2556 #define AT91C_PIO_PB16       ((unsigned int) 1 << 16) // Pin Controlled by PB16\r
2557 #define AT91C_PB16_ECOL     ((unsigned int) AT91C_PIO_PB16) //  Ethernet MAC Collision Detected\r
2558 #define AT91C_PB16_NPCS13   ((unsigned int) AT91C_PIO_PB16) //  SPI 1 Peripheral Chip Select 3\r
2559 #define AT91C_PIO_PB17       ((unsigned int) 1 << 17) // Pin Controlled by PB17\r
2560 #define AT91C_PB17_ERXCK    ((unsigned int) AT91C_PIO_PB17) //  Ethernet MAC Receive Clock\r
2561 #define AT91C_PB17_NPCS03   ((unsigned int) AT91C_PIO_PB17) //  SPI 0 Peripheral Chip Select 3\r
2562 #define AT91C_PIO_PB18       ((unsigned int) 1 << 18) // Pin Controlled by PB18\r
2563 #define AT91C_PB18_EF100    ((unsigned int) AT91C_PIO_PB18) //  Ethernet MAC Force 100 Mbits/sec\r
2564 #define AT91C_PB18_ADTRG    ((unsigned int) AT91C_PIO_PB18) //  ADC External Trigger\r
2565 #define AT91C_PIO_PB19       ((unsigned int) 1 << 19) // Pin Controlled by PB19\r
2566 #define AT91C_PB19_PWM0     ((unsigned int) AT91C_PIO_PB19) //  PWM Channel 0\r
2567 #define AT91C_PB19_TCLK1    ((unsigned int) AT91C_PIO_PB19) //  Timer Counter 1 external clock input\r
2568 #define AT91C_PIO_PB2        ((unsigned int) 1 <<  2) // Pin Controlled by PB2\r
2569 #define AT91C_PB2_ETX0     ((unsigned int) AT91C_PIO_PB2) //  Ethernet MAC Transmit Data 0\r
2570 #define AT91C_PIO_PB20       ((unsigned int) 1 << 20) // Pin Controlled by PB20\r
2571 #define AT91C_PB20_PWM1     ((unsigned int) AT91C_PIO_PB20) //  PWM Channel 1\r
2572 #define AT91C_PB20_PCK0     ((unsigned int) AT91C_PIO_PB20) //  PMC Programmable Clock Output 0\r
2573 #define AT91C_PIO_PB21       ((unsigned int) 1 << 21) // Pin Controlled by PB21\r
2574 #define AT91C_PB21_PWM2     ((unsigned int) AT91C_PIO_PB21) //  PWM Channel 2\r
2575 #define AT91C_PB21_PCK1     ((unsigned int) AT91C_PIO_PB21) //  PMC Programmable Clock Output 1\r
2576 #define AT91C_PIO_PB22       ((unsigned int) 1 << 22) // Pin Controlled by PB22\r
2577 #define AT91C_PB22_PWM3     ((unsigned int) AT91C_PIO_PB22) //  PWM Channel 3\r
2578 #define AT91C_PB22_PCK2     ((unsigned int) AT91C_PIO_PB22) //  PMC Programmable Clock Output 2\r
2579 #define AT91C_PIO_PB23       ((unsigned int) 1 << 23) // Pin Controlled by PB23\r
2580 #define AT91C_PB23_TIOA0    ((unsigned int) AT91C_PIO_PB23) //  Timer Counter 0 Multipurpose Timer I/O Pin A\r
2581 #define AT91C_PB23_DCD1     ((unsigned int) AT91C_PIO_PB23) //  USART 1 Data Carrier Detect\r
2582 #define AT91C_PIO_PB24       ((unsigned int) 1 << 24) // Pin Controlled by PB24\r
2583 #define AT91C_PB24_TIOB0    ((unsigned int) AT91C_PIO_PB24) //  Timer Counter 0 Multipurpose Timer I/O Pin B\r
2584 #define AT91C_PB24_DSR1     ((unsigned int) AT91C_PIO_PB24) //  USART 1 Data Set ready\r
2585 #define AT91C_PIO_PB25       ((unsigned int) 1 << 25) // Pin Controlled by PB25\r
2586 #define AT91C_PB25_TIOA1    ((unsigned int) AT91C_PIO_PB25) //  Timer Counter 1 Multipurpose Timer I/O Pin A\r
2587 #define AT91C_PB25_DTR1     ((unsigned int) AT91C_PIO_PB25) //  USART 1 Data Terminal ready\r
2588 #define AT91C_PIO_PB26       ((unsigned int) 1 << 26) // Pin Controlled by PB26\r
2589 #define AT91C_PB26_TIOB1    ((unsigned int) AT91C_PIO_PB26) //  Timer Counter 1 Multipurpose Timer I/O Pin B\r
2590 #define AT91C_PB26_RI1      ((unsigned int) AT91C_PIO_PB26) //  USART 1 Ring Indicator\r
2591 #define AT91C_PIO_PB27       ((unsigned int) 1 << 27) // Pin Controlled by PB27\r
2592 #define AT91C_PB27_TIOA2    ((unsigned int) AT91C_PIO_PB27) //  Timer Counter 2 Multipurpose Timer I/O Pin A\r
2593 #define AT91C_PB27_PWM0     ((unsigned int) AT91C_PIO_PB27) //  PWM Channel 0\r
2594 #define AT91C_PIO_PB28       ((unsigned int) 1 << 28) // Pin Controlled by PB28\r
2595 #define AT91C_PB28_TIOB2    ((unsigned int) AT91C_PIO_PB28) //  Timer Counter 2 Multipurpose Timer I/O Pin B\r
2596 #define AT91C_PB28_PWM1     ((unsigned int) AT91C_PIO_PB28) //  PWM Channel 1\r
2597 #define AT91C_PIO_PB29       ((unsigned int) 1 << 29) // Pin Controlled by PB29\r
2598 #define AT91C_PB29_PCK1     ((unsigned int) AT91C_PIO_PB29) //  PMC Programmable Clock Output 1\r
2599 #define AT91C_PB29_PWM2     ((unsigned int) AT91C_PIO_PB29) //  PWM Channel 2\r
2600 #define AT91C_PIO_PB3        ((unsigned int) 1 <<  3) // Pin Controlled by PB3\r
2601 #define AT91C_PB3_ETX1     ((unsigned int) AT91C_PIO_PB3) //  Ethernet MAC Transmit Data 1\r
2602 #define AT91C_PIO_PB30       ((unsigned int) 1 << 30) // Pin Controlled by PB30\r
2603 #define AT91C_PB30_PCK2     ((unsigned int) AT91C_PIO_PB30) //  PMC Programmable Clock Output 2\r
2604 #define AT91C_PB30_PWM3     ((unsigned int) AT91C_PIO_PB30) //  PWM Channel 3\r
2605 #define AT91C_PIO_PB4        ((unsigned int) 1 <<  4) // Pin Controlled by PB4\r
2606 #define AT91C_PB4_ECRS_ECRSDV ((unsigned int) AT91C_PIO_PB4) //  Ethernet MAC Carrier Sense/Carrier Sense and Data Valid\r
2607 #define AT91C_PIO_PB5        ((unsigned int) 1 <<  5) // Pin Controlled by PB5\r
2608 #define AT91C_PB5_ERX0     ((unsigned int) AT91C_PIO_PB5) //  Ethernet MAC Receive Data 0\r
2609 #define AT91C_PIO_PB6        ((unsigned int) 1 <<  6) // Pin Controlled by PB6\r
2610 #define AT91C_PB6_ERX1     ((unsigned int) AT91C_PIO_PB6) //  Ethernet MAC Receive Data 1\r
2611 #define AT91C_PIO_PB7        ((unsigned int) 1 <<  7) // Pin Controlled by PB7\r
2612 #define AT91C_PB7_ERXER    ((unsigned int) AT91C_PIO_PB7) //  Ethernet MAC Receive Error\r
2613 #define AT91C_PIO_PB8        ((unsigned int) 1 <<  8) // Pin Controlled by PB8\r
2614 #define AT91C_PB8_EMDC     ((unsigned int) AT91C_PIO_PB8) //  Ethernet MAC Management Data Clock\r
2615 #define AT91C_PIO_PB9        ((unsigned int) 1 <<  9) // Pin Controlled by PB9\r
2616 #define AT91C_PB9_EMDIO    ((unsigned int) AT91C_PIO_PB9) //  Ethernet MAC Management Data Input/Output\r
2617 \r
2618 // *****************************************************************************\r
2619 //               PERIPHERAL ID DEFINITIONS FOR AT91SAM7X256\r
2620 // *****************************************************************************\r
2621 #define AT91C_ID_FIQ    ((unsigned int)  0) // Advanced Interrupt Controller (FIQ)\r
2622 #define AT91C_ID_SYS    ((unsigned int)  1) // System Peripheral\r
2623 #define AT91C_ID_PIOA   ((unsigned int)  2) // Parallel IO Controller A\r
2624 #define AT91C_ID_PIOB   ((unsigned int)  3) // Parallel IO Controller B\r
2625 #define AT91C_ID_SPI0   ((unsigned int)  4) // Serial Peripheral Interface 0\r
2626 #define AT91C_ID_SPI1   ((unsigned int)  5) // Serial Peripheral Interface 1\r
2627 #define AT91C_ID_US0    ((unsigned int)  6) // USART 0\r
2628 #define AT91C_ID_US1    ((unsigned int)  7) // USART 1\r
2629 #define AT91C_ID_SSC    ((unsigned int)  8) // Serial Synchronous Controller\r
2630 #define AT91C_ID_TWI    ((unsigned int)  9) // Two-Wire Interface\r
2631 #define AT91C_ID_PWMC   ((unsigned int) 10) // PWM Controller\r
2632 #define AT91C_ID_UDP    ((unsigned int) 11) // USB Device Port\r
2633 #define AT91C_ID_TC0    ((unsigned int) 12) // Timer Counter 0\r
2634 #define AT91C_ID_TC1    ((unsigned int) 13) // Timer Counter 1\r
2635 #define AT91C_ID_TC2    ((unsigned int) 14) // Timer Counter 2\r
2636 #define AT91C_ID_CAN    ((unsigned int) 15) // Control Area Network Controller\r
2637 #define AT91C_ID_EMAC   ((unsigned int) 16) // Ethernet MAC\r
2638 #define AT91C_ID_ADC    ((unsigned int) 17) // Analog-to-Digital Converter\r
2639 #define AT91C_ID_AES    ((unsigned int) 18) // Advanced Encryption Standard 128-bit\r
2640 #define AT91C_ID_TDES   ((unsigned int) 19) // Triple Data Encryption Standard\r
2641 #define AT91C_ID_20_Reserved ((unsigned int) 20) // Reserved\r
2642 #define AT91C_ID_21_Reserved ((unsigned int) 21) // Reserved\r
2643 #define AT91C_ID_22_Reserved ((unsigned int) 22) // Reserved\r
2644 #define AT91C_ID_23_Reserved ((unsigned int) 23) // Reserved\r
2645 #define AT91C_ID_24_Reserved ((unsigned int) 24) // Reserved\r
2646 #define AT91C_ID_25_Reserved ((unsigned int) 25) // Reserved\r
2647 #define AT91C_ID_26_Reserved ((unsigned int) 26) // Reserved\r
2648 #define AT91C_ID_27_Reserved ((unsigned int) 27) // Reserved\r
2649 #define AT91C_ID_28_Reserved ((unsigned int) 28) // Reserved\r
2650 #define AT91C_ID_29_Reserved ((unsigned int) 29) // Reserved\r
2651 #define AT91C_ID_IRQ0   ((unsigned int) 30) // Advanced Interrupt Controller (IRQ0)\r
2652 #define AT91C_ID_IRQ1   ((unsigned int) 31) // Advanced Interrupt Controller (IRQ1)\r
2653 \r
2654 // *****************************************************************************\r
2655 //               BASE ADDRESS DEFINITIONS FOR AT91SAM7X256\r
2656 // *****************************************************************************\r
2657 #define AT91C_BASE_SYS       ((AT91PS_SYS)      0xFFFFF000) // (SYS) Base Address\r
2658 #define AT91C_BASE_AIC       ((AT91PS_AIC)      0xFFFFF000) // (AIC) Base Address\r
2659 #define AT91C_BASE_PDC_DBGU  ((AT91PS_PDC)      0xFFFFF300) // (PDC_DBGU) Base Address\r
2660 #define AT91C_BASE_DBGU      ((AT91PS_DBGU)     0xFFFFF200) // (DBGU) Base Address\r
2661 #define AT91C_BASE_PIOA      ((AT91PS_PIO)      0xFFFFF400) // (PIOA) Base Address\r
2662 #define AT91C_BASE_PIOB      ((AT91PS_PIO)      0xFFFFF600) // (PIOB) Base Address\r
2663 #define AT91C_BASE_CKGR      ((AT91PS_CKGR)     0xFFFFFC20) // (CKGR) Base Address\r
2664 #define AT91C_BASE_PMC       ((AT91PS_PMC)      0xFFFFFC00) // (PMC) Base Address\r
2665 #define AT91C_BASE_RSTC      ((AT91PS_RSTC)     0xFFFFFD00) // (RSTC) Base Address\r
2666 #define AT91C_BASE_RTTC      ((AT91PS_RTTC)     0xFFFFFD20) // (RTTC) Base Address\r
2667 #define AT91C_BASE_PITC      ((AT91PS_PITC)     0xFFFFFD30) // (PITC) Base Address\r
2668 #define AT91C_BASE_WDTC      ((AT91PS_WDTC)     0xFFFFFD40) // (WDTC) Base Address\r
2669 #define AT91C_BASE_VREG      ((AT91PS_VREG)     0xFFFFFD60) // (VREG) Base Address\r
2670 #define AT91C_BASE_MC        ((AT91PS_MC)       0xFFFFFF00) // (MC) Base Address\r
2671 #define AT91C_BASE_PDC_SPI1  ((AT91PS_PDC)      0xFFFE4100) // (PDC_SPI1) Base Address\r
2672 #define AT91C_BASE_SPI1      ((AT91PS_SPI)      0xFFFE4000) // (SPI1) Base Address\r
2673 #define AT91C_BASE_PDC_SPI0  ((AT91PS_PDC)      0xFFFE0100) // (PDC_SPI0) Base Address\r
2674 #define AT91C_BASE_SPI0      ((AT91PS_SPI)      0xFFFE0000) // (SPI0) Base Address\r
2675 #define AT91C_BASE_PDC_US1   ((AT91PS_PDC)      0xFFFC4100) // (PDC_US1) Base Address\r
2676 #define AT91C_BASE_US1       ((AT91PS_USART)    0xFFFC4000) // (US1) Base Address\r
2677 #define AT91C_BASE_PDC_US0   ((AT91PS_PDC)      0xFFFC0100) // (PDC_US0) Base Address\r
2678 #define AT91C_BASE_US0       ((AT91PS_USART)    0xFFFC0000) // (US0) Base Address\r
2679 #define AT91C_BASE_PDC_SSC   ((AT91PS_PDC)      0xFFFD4100) // (PDC_SSC) Base Address\r
2680 #define AT91C_BASE_SSC       ((AT91PS_SSC)      0xFFFD4000) // (SSC) Base Address\r
2681 #define AT91C_BASE_TWI       ((AT91PS_TWI)      0xFFFB8000) // (TWI) Base Address\r
2682 #define AT91C_BASE_PWMC_CH3  ((AT91PS_PWMC_CH)  0xFFFCC260) // (PWMC_CH3) Base Address\r
2683 #define AT91C_BASE_PWMC_CH2  ((AT91PS_PWMC_CH)  0xFFFCC240) // (PWMC_CH2) Base Address\r
2684 #define AT91C_BASE_PWMC_CH1  ((AT91PS_PWMC_CH)  0xFFFCC220) // (PWMC_CH1) Base Address\r
2685 #define AT91C_BASE_PWMC_CH0  ((AT91PS_PWMC_CH)  0xFFFCC200) // (PWMC_CH0) Base Address\r
2686 #define AT91C_BASE_PWMC      ((AT91PS_PWMC)     0xFFFCC000) // (PWMC) Base Address\r
2687 #define AT91C_BASE_UDP       ((AT91PS_UDP)      0xFFFB0000) // (UDP) Base Address\r
2688 #define AT91C_BASE_TC0       ((AT91PS_TC)       0xFFFA0000) // (TC0) Base Address\r
2689 #define AT91C_BASE_TC1       ((AT91PS_TC)       0xFFFA0040) // (TC1) Base Address\r
2690 #define AT91C_BASE_TC2       ((AT91PS_TC)       0xFFFA0080) // (TC2) Base Address\r
2691 #define AT91C_BASE_TCB       ((AT91PS_TCB)      0xFFFA0000) // (TCB) Base Address\r
2692 #define AT91C_BASE_CAN_MB0   ((AT91PS_CAN_MB)   0xFFFD0200) // (CAN_MB0) Base Address\r
2693 #define AT91C_BASE_CAN_MB1   ((AT91PS_CAN_MB)   0xFFFD0220) // (CAN_MB1) Base Address\r
2694 #define AT91C_BASE_CAN_MB2   ((AT91PS_CAN_MB)   0xFFFD0240) // (CAN_MB2) Base Address\r
2695 #define AT91C_BASE_CAN_MB3   ((AT91PS_CAN_MB)   0xFFFD0260) // (CAN_MB3) Base Address\r
2696 #define AT91C_BASE_CAN_MB4   ((AT91PS_CAN_MB)   0xFFFD0280) // (CAN_MB4) Base Address\r
2697 #define AT91C_BASE_CAN_MB5   ((AT91PS_CAN_MB)   0xFFFD02A0) // (CAN_MB5) Base Address\r
2698 #define AT91C_BASE_CAN_MB6   ((AT91PS_CAN_MB)   0xFFFD02C0) // (CAN_MB6) Base Address\r
2699 #define AT91C_BASE_CAN_MB7   ((AT91PS_CAN_MB)   0xFFFD02E0) // (CAN_MB7) Base Address\r
2700 #define AT91C_BASE_CAN       ((AT91PS_CAN)      0xFFFD0000) // (CAN) Base Address\r
2701 #define AT91C_BASE_EMAC      ((AT91PS_EMAC)     0xFFFDC000) // (EMAC) Base Address\r
2702 #define AT91C_BASE_PDC_ADC   ((AT91PS_PDC)      0xFFFD8100) // (PDC_ADC) Base Address\r
2703 #define AT91C_BASE_ADC       ((AT91PS_ADC)      0xFFFD8000) // (ADC) Base Address\r
2704 #define AT91C_BASE_PDC_AES   ((AT91PS_PDC)      0xFFFA4100) // (PDC_AES) Base Address\r
2705 #define AT91C_BASE_AES       ((AT91PS_AES)      0xFFFA4000) // (AES) Base Address\r
2706 #define AT91C_BASE_PDC_TDES  ((AT91PS_PDC)      0xFFFA8100) // (PDC_TDES) Base Address\r
2707 #define AT91C_BASE_TDES      ((AT91PS_TDES)     0xFFFA8000) // (TDES) Base Address\r
2708 \r
2709 // *****************************************************************************\r
2710 //               MEMORY MAPPING DEFINITIONS FOR AT91SAM7X256\r
2711 // *****************************************************************************\r
2712 #define AT91C_ISRAM      ((char *)      0x00200000) // Internal SRAM base address\r
2713 #define AT91C_ISRAM_SIZE         ((unsigned int) 0x00010000) // Internal SRAM size in byte (64 Kbyte)\r
2714 #define AT91C_IFLASH     ((char *)      0x00100000) // Internal ROM base address\r
2715 #define AT91C_IFLASH_SIZE        ((unsigned int) 0x00040000) // Internal ROM size in byte (256 Kbyte)\r
2716 #endif /* __IAR_SYSTEMS_ICC__ */\r
2717 \r
2718 #ifdef __IAR_SYSTEMS_ASM__\r
2719 \r
2720 // - Hardware register definition\r
2721 \r
2722 // - *****************************************************************************\r
2723 // -              SOFTWARE API DEFINITION  FOR System Peripherals\r
2724 // - *****************************************************************************\r
2725 \r
2726 // - *****************************************************************************\r
2727 // -              SOFTWARE API DEFINITION  FOR Advanced Interrupt Controller\r
2728 // - *****************************************************************************\r
2729 // - -------- AIC_SMR : (AIC Offset: 0x0) Control Register -------- \r
2730 AT91C_AIC_PRIOR           EQU (0x7 <<  0) ;- (AIC) Priority Level\r
2731 AT91C_AIC_PRIOR_LOWEST    EQU (0x0) ;- (AIC) Lowest priority level\r
2732 AT91C_AIC_PRIOR_HIGHEST   EQU (0x7) ;- (AIC) Highest priority level\r
2733 AT91C_AIC_SRCTYPE         EQU (0x3 <<  5) ;- (AIC) Interrupt Source Type\r
2734 AT91C_AIC_SRCTYPE_INT_HIGH_LEVEL EQU (0x0 <<  5) ;- (AIC) Internal Sources Code Label High-level Sensitive\r
2735 AT91C_AIC_SRCTYPE_EXT_LOW_LEVEL EQU (0x0 <<  5) ;- (AIC) External Sources Code Label Low-level Sensitive\r
2736 AT91C_AIC_SRCTYPE_INT_POSITIVE_EDGE EQU (0x1 <<  5) ;- (AIC) Internal Sources Code Label Positive Edge triggered\r
2737 AT91C_AIC_SRCTYPE_EXT_NEGATIVE_EDGE EQU (0x1 <<  5) ;- (AIC) External Sources Code Label Negative Edge triggered\r
2738 AT91C_AIC_SRCTYPE_HIGH_LEVEL EQU (0x2 <<  5) ;- (AIC) Internal Or External Sources Code Label High-level Sensitive\r
2739 AT91C_AIC_SRCTYPE_POSITIVE_EDGE EQU (0x3 <<  5) ;- (AIC) Internal Or External Sources Code Label Positive Edge triggered\r
2740 // - -------- AIC_CISR : (AIC Offset: 0x114) AIC Core Interrupt Status Register -------- \r
2741 AT91C_AIC_NFIQ            EQU (0x1 <<  0) ;- (AIC) NFIQ Status\r
2742 AT91C_AIC_NIRQ            EQU (0x1 <<  1) ;- (AIC) NIRQ Status\r
2743 // - -------- AIC_DCR : (AIC Offset: 0x138) AIC Debug Control Register (Protect) -------- \r
2744 AT91C_AIC_DCR_PROT        EQU (0x1 <<  0) ;- (AIC) Protection Mode\r
2745 AT91C_AIC_DCR_GMSK        EQU (0x1 <<  1) ;- (AIC) General Mask\r
2746 \r
2747 // - *****************************************************************************\r
2748 // -              SOFTWARE API DEFINITION  FOR Peripheral DMA Controller\r
2749 // - *****************************************************************************\r
2750 // - -------- PDC_PTCR : (PDC Offset: 0x20) PDC Transfer Control Register -------- \r
2751 AT91C_PDC_RXTEN           EQU (0x1 <<  0) ;- (PDC) Receiver Transfer Enable\r
2752 AT91C_PDC_RXTDIS          EQU (0x1 <<  1) ;- (PDC) Receiver Transfer Disable\r
2753 AT91C_PDC_TXTEN           EQU (0x1 <<  8) ;- (PDC) Transmitter Transfer Enable\r
2754 AT91C_PDC_TXTDIS          EQU (0x1 <<  9) ;- (PDC) Transmitter Transfer Disable\r
2755 // - -------- PDC_PTSR : (PDC Offset: 0x24) PDC Transfer Status Register -------- \r
2756 \r
2757 // - *****************************************************************************\r
2758 // -              SOFTWARE API DEFINITION  FOR Debug Unit\r
2759 // - *****************************************************************************\r
2760 // - -------- DBGU_CR : (DBGU Offset: 0x0) Debug Unit Control Register -------- \r
2761 AT91C_US_RSTRX            EQU (0x1 <<  2) ;- (DBGU) Reset Receiver\r
2762 AT91C_US_RSTTX            EQU (0x1 <<  3) ;- (DBGU) Reset Transmitter\r
2763 AT91C_US_RXEN             EQU (0x1 <<  4) ;- (DBGU) Receiver Enable\r
2764 AT91C_US_RXDIS            EQU (0x1 <<  5) ;- (DBGU) Receiver Disable\r
2765 AT91C_US_TXEN             EQU (0x1 <<  6) ;- (DBGU) Transmitter Enable\r
2766 AT91C_US_TXDIS            EQU (0x1 <<  7) ;- (DBGU) Transmitter Disable\r
2767 AT91C_US_RSTSTA           EQU (0x1 <<  8) ;- (DBGU) Reset Status Bits\r
2768 // - -------- DBGU_MR : (DBGU Offset: 0x4) Debug Unit Mode Register -------- \r
2769 AT91C_US_PAR              EQU (0x7 <<  9) ;- (DBGU) Parity type\r
2770 AT91C_US_PAR_EVEN         EQU (0x0 <<  9) ;- (DBGU) Even Parity\r
2771 AT91C_US_PAR_ODD          EQU (0x1 <<  9) ;- (DBGU) Odd Parity\r
2772 AT91C_US_PAR_SPACE        EQU (0x2 <<  9) ;- (DBGU) Parity forced to 0 (Space)\r
2773 AT91C_US_PAR_MARK         EQU (0x3 <<  9) ;- (DBGU) Parity forced to 1 (Mark)\r
2774 AT91C_US_PAR_NONE         EQU (0x4 <<  9) ;- (DBGU) No Parity\r
2775 AT91C_US_PAR_MULTI_DROP   EQU (0x6 <<  9) ;- (DBGU) Multi-drop mode\r
2776 AT91C_US_CHMODE           EQU (0x3 << 14) ;- (DBGU) Channel Mode\r
2777 AT91C_US_CHMODE_NORMAL    EQU (0x0 << 14) ;- (DBGU) Normal Mode: The USART channel operates as an RX/TX USART.\r
2778 AT91C_US_CHMODE_AUTO      EQU (0x1 << 14) ;- (DBGU) Automatic Echo: Receiver Data Input is connected to the TXD pin.\r
2779 AT91C_US_CHMODE_LOCAL     EQU (0x2 << 14) ;- (DBGU) Local Loopback: Transmitter Output Signal is connected to Receiver Input Signal.\r
2780 AT91C_US_CHMODE_REMOTE    EQU (0x3 << 14) ;- (DBGU) Remote Loopback: RXD pin is internally connected to TXD pin.\r
2781 // - -------- DBGU_IER : (DBGU Offset: 0x8) Debug Unit Interrupt Enable Register -------- \r
2782 AT91C_US_RXRDY            EQU (0x1 <<  0) ;- (DBGU) RXRDY Interrupt\r
2783 AT91C_US_TXRDY            EQU (0x1 <<  1) ;- (DBGU) TXRDY Interrupt\r
2784 AT91C_US_ENDRX            EQU (0x1 <<  3) ;- (DBGU) End of Receive Transfer Interrupt\r
2785 AT91C_US_ENDTX            EQU (0x1 <<  4) ;- (DBGU) End of Transmit Interrupt\r
2786 AT91C_US_OVRE             EQU (0x1 <<  5) ;- (DBGU) Overrun Interrupt\r
2787 AT91C_US_FRAME            EQU (0x1 <<  6) ;- (DBGU) Framing Error Interrupt\r
2788 AT91C_US_PARE             EQU (0x1 <<  7) ;- (DBGU) Parity Error Interrupt\r
2789 AT91C_US_TXEMPTY          EQU (0x1 <<  9) ;- (DBGU) TXEMPTY Interrupt\r
2790 AT91C_US_TXBUFE           EQU (0x1 << 11) ;- (DBGU) TXBUFE Interrupt\r
2791 AT91C_US_RXBUFF           EQU (0x1 << 12) ;- (DBGU) RXBUFF Interrupt\r
2792 AT91C_US_COMM_TX          EQU (0x1 << 30) ;- (DBGU) COMM_TX Interrupt\r
2793 AT91C_US_COMM_RX          EQU (0x1 << 31) ;- (DBGU) COMM_RX Interrupt\r
2794 // - -------- DBGU_IDR : (DBGU Offset: 0xc) Debug Unit Interrupt Disable Register -------- \r
2795 // - -------- DBGU_IMR : (DBGU Offset: 0x10) Debug Unit Interrupt Mask Register -------- \r
2796 // - -------- DBGU_CSR : (DBGU Offset: 0x14) Debug Unit Channel Status Register -------- \r
2797 // - -------- DBGU_FNTR : (DBGU Offset: 0x48) Debug Unit FORCE_NTRST Register -------- \r
2798 AT91C_US_FORCE_NTRST      EQU (0x1 <<  0) ;- (DBGU) Force NTRST in JTAG\r
2799 \r
2800 // - *****************************************************************************\r
2801 // -              SOFTWARE API DEFINITION  FOR Parallel Input Output Controler\r
2802 // - *****************************************************************************\r
2803 \r
2804 // - *****************************************************************************\r
2805 // -              SOFTWARE API DEFINITION  FOR Clock Generator Controler\r
2806 // - *****************************************************************************\r
2807 // - -------- CKGR_MOR : (CKGR Offset: 0x0) Main Oscillator Register -------- \r
2808 AT91C_CKGR_MOSCEN         EQU (0x1 <<  0) ;- (CKGR) Main Oscillator Enable\r
2809 AT91C_CKGR_OSCBYPASS      EQU (0x1 <<  1) ;- (CKGR) Main Oscillator Bypass\r
2810 AT91C_CKGR_OSCOUNT        EQU (0xFF <<  8) ;- (CKGR) Main Oscillator Start-up Time\r
2811 // - -------- CKGR_MCFR : (CKGR Offset: 0x4) Main Clock Frequency Register -------- \r
2812 AT91C_CKGR_MAINF          EQU (0xFFFF <<  0) ;- (CKGR) Main Clock Frequency\r
2813 AT91C_CKGR_MAINRDY        EQU (0x1 << 16) ;- (CKGR) Main Clock Ready\r
2814 // - -------- CKGR_PLLR : (CKGR Offset: 0xc) PLL B Register -------- \r
2815 AT91C_CKGR_DIV            EQU (0xFF <<  0) ;- (CKGR) Divider Selected\r
2816 AT91C_CKGR_DIV_0          EQU (0x0) ;- (CKGR) Divider output is 0\r
2817 AT91C_CKGR_DIV_BYPASS     EQU (0x1) ;- (CKGR) Divider is bypassed\r
2818 AT91C_CKGR_PLLCOUNT       EQU (0x3F <<  8) ;- (CKGR) PLL Counter\r
2819 AT91C_CKGR_OUT            EQU (0x3 << 14) ;- (CKGR) PLL Output Frequency Range\r
2820 AT91C_CKGR_OUT_0          EQU (0x0 << 14) ;- (CKGR) Please refer to the PLL datasheet\r
2821 AT91C_CKGR_OUT_1          EQU (0x1 << 14) ;- (CKGR) Please refer to the PLL datasheet\r
2822 AT91C_CKGR_OUT_2          EQU (0x2 << 14) ;- (CKGR) Please refer to the PLL datasheet\r
2823 AT91C_CKGR_OUT_3          EQU (0x3 << 14) ;- (CKGR) Please refer to the PLL datasheet\r
2824 AT91C_CKGR_MUL            EQU (0x7FF << 16) ;- (CKGR) PLL Multiplier\r
2825 AT91C_CKGR_USBDIV         EQU (0x3 << 28) ;- (CKGR) Divider for USB Clocks\r
2826 AT91C_CKGR_USBDIV_0       EQU (0x0 << 28) ;- (CKGR) Divider output is PLL clock output\r
2827 AT91C_CKGR_USBDIV_1       EQU (0x1 << 28) ;- (CKGR) Divider output is PLL clock output divided by 2\r
2828 AT91C_CKGR_USBDIV_2       EQU (0x2 << 28) ;- (CKGR) Divider output is PLL clock output divided by 4\r
2829 \r
2830 // - *****************************************************************************\r
2831 // -              SOFTWARE API DEFINITION  FOR Power Management Controler\r
2832 // - *****************************************************************************\r
2833 // - -------- PMC_SCER : (PMC Offset: 0x0) System Clock Enable Register -------- \r
2834 AT91C_PMC_PCK             EQU (0x1 <<  0) ;- (PMC) Processor Clock\r
2835 AT91C_PMC_UDP             EQU (0x1 <<  7) ;- (PMC) USB Device Port Clock\r
2836 AT91C_PMC_PCK0            EQU (0x1 <<  8) ;- (PMC) Programmable Clock Output\r
2837 AT91C_PMC_PCK1            EQU (0x1 <<  9) ;- (PMC) Programmable Clock Output\r
2838 AT91C_PMC_PCK2            EQU (0x1 << 10) ;- (PMC) Programmable Clock Output\r
2839 AT91C_PMC_PCK3            EQU (0x1 << 11) ;- (PMC) Programmable Clock Output\r
2840 // - -------- PMC_SCDR : (PMC Offset: 0x4) System Clock Disable Register -------- \r
2841 // - -------- PMC_SCSR : (PMC Offset: 0x8) System Clock Status Register -------- \r
2842 // - -------- CKGR_MOR : (PMC Offset: 0x20) Main Oscillator Register -------- \r
2843 // - -------- CKGR_MCFR : (PMC Offset: 0x24) Main Clock Frequency Register -------- \r
2844 // - -------- CKGR_PLLR : (PMC Offset: 0x2c) PLL B Register -------- \r
2845 // - -------- PMC_MCKR : (PMC Offset: 0x30) Master Clock Register -------- \r
2846 AT91C_PMC_CSS             EQU (0x3 <<  0) ;- (PMC) Programmable Clock Selection\r
2847 AT91C_PMC_CSS_SLOW_CLK    EQU (0x0) ;- (PMC) Slow Clock is selected\r
2848 AT91C_PMC_CSS_MAIN_CLK    EQU (0x1) ;- (PMC) Main Clock is selected\r
2849 AT91C_PMC_CSS_PLL_CLK     EQU (0x3) ;- (PMC) Clock from PLL is selected\r
2850 AT91C_PMC_PRES            EQU (0x7 <<  2) ;- (PMC) Programmable Clock Prescaler\r
2851 AT91C_PMC_PRES_CLK        EQU (0x0 <<  2) ;- (PMC) Selected clock\r
2852 AT91C_PMC_PRES_CLK_2      EQU (0x1 <<  2) ;- (PMC) Selected clock divided by 2\r
2853 AT91C_PMC_PRES_CLK_4      EQU (0x2 <<  2) ;- (PMC) Selected clock divided by 4\r
2854 AT91C_PMC_PRES_CLK_8      EQU (0x3 <<  2) ;- (PMC) Selected clock divided by 8\r
2855 AT91C_PMC_PRES_CLK_16     EQU (0x4 <<  2) ;- (PMC) Selected clock divided by 16\r
2856 AT91C_PMC_PRES_CLK_32     EQU (0x5 <<  2) ;- (PMC) Selected clock divided by 32\r
2857 AT91C_PMC_PRES_CLK_64     EQU (0x6 <<  2) ;- (PMC) Selected clock divided by 64\r
2858 // - -------- PMC_PCKR : (PMC Offset: 0x40) Programmable Clock Register -------- \r
2859 // - -------- PMC_IER : (PMC Offset: 0x60) PMC Interrupt Enable Register -------- \r
2860 AT91C_PMC_MOSCS           EQU (0x1 <<  0) ;- (PMC) MOSC Status/Enable/Disable/Mask\r
2861 AT91C_PMC_LOCK            EQU (0x1 <<  2) ;- (PMC) PLL Status/Enable/Disable/Mask\r
2862 AT91C_PMC_MCKRDY          EQU (0x1 <<  3) ;- (PMC) MCK_RDY Status/Enable/Disable/Mask\r
2863 AT91C_PMC_PCK0RDY         EQU (0x1 <<  8) ;- (PMC) PCK0_RDY Status/Enable/Disable/Mask\r
2864 AT91C_PMC_PCK1RDY         EQU (0x1 <<  9) ;- (PMC) PCK1_RDY Status/Enable/Disable/Mask\r
2865 AT91C_PMC_PCK2RDY         EQU (0x1 << 10) ;- (PMC) PCK2_RDY Status/Enable/Disable/Mask\r
2866 AT91C_PMC_PCK3RDY         EQU (0x1 << 11) ;- (PMC) PCK3_RDY Status/Enable/Disable/Mask\r
2867 // - -------- PMC_IDR : (PMC Offset: 0x64) PMC Interrupt Disable Register -------- \r
2868 // - -------- PMC_SR : (PMC Offset: 0x68) PMC Status Register -------- \r
2869 // - -------- PMC_IMR : (PMC Offset: 0x6c) PMC Interrupt Mask Register -------- \r
2870 \r
2871 // - *****************************************************************************\r
2872 // -              SOFTWARE API DEFINITION  FOR Reset Controller Interface\r
2873 // - *****************************************************************************\r
2874 // - -------- RSTC_RCR : (RSTC Offset: 0x0) Reset Control Register -------- \r
2875 AT91C_RSTC_PROCRST        EQU (0x1 <<  0) ;- (RSTC) Processor Reset\r
2876 AT91C_RSTC_PERRST         EQU (0x1 <<  2) ;- (RSTC) Peripheral Reset\r
2877 AT91C_RSTC_EXTRST         EQU (0x1 <<  3) ;- (RSTC) External Reset\r
2878 AT91C_RSTC_KEY            EQU (0xFF << 24) ;- (RSTC) Password\r
2879 // - -------- RSTC_RSR : (RSTC Offset: 0x4) Reset Status Register -------- \r
2880 AT91C_RSTC_URSTS          EQU (0x1 <<  0) ;- (RSTC) User Reset Status\r
2881 AT91C_RSTC_BODSTS         EQU (0x1 <<  1) ;- (RSTC) Brownout Detection Status\r
2882 AT91C_RSTC_RSTTYP         EQU (0x7 <<  8) ;- (RSTC) Reset Type\r
2883 AT91C_RSTC_RSTTYP_POWERUP EQU (0x0 <<  8) ;- (RSTC) Power-up Reset. VDDCORE rising.\r
2884 AT91C_RSTC_RSTTYP_WAKEUP  EQU (0x1 <<  8) ;- (RSTC) WakeUp Reset. VDDCORE rising.\r
2885 AT91C_RSTC_RSTTYP_WATCHDOG EQU (0x2 <<  8) ;- (RSTC) Watchdog Reset. Watchdog overflow occured.\r
2886 AT91C_RSTC_RSTTYP_SOFTWARE EQU (0x3 <<  8) ;- (RSTC) Software Reset. Processor reset required by the software.\r
2887 AT91C_RSTC_RSTTYP_USER    EQU (0x4 <<  8) ;- (RSTC) User Reset. NRST pin detected low.\r
2888 AT91C_RSTC_RSTTYP_BROWNOUT EQU (0x5 <<  8) ;- (RSTC) Brownout Reset occured.\r
2889 AT91C_RSTC_NRSTL          EQU (0x1 << 16) ;- (RSTC) NRST pin level\r
2890 AT91C_RSTC_SRCMP          EQU (0x1 << 17) ;- (RSTC) Software Reset Command in Progress.\r
2891 // - -------- RSTC_RMR : (RSTC Offset: 0x8) Reset Mode Register -------- \r
2892 AT91C_RSTC_URSTEN         EQU (0x1 <<  0) ;- (RSTC) User Reset Enable\r
2893 AT91C_RSTC_URSTIEN        EQU (0x1 <<  4) ;- (RSTC) User Reset Interrupt Enable\r
2894 AT91C_RSTC_ERSTL          EQU (0xF <<  8) ;- (RSTC) User Reset Enable\r
2895 AT91C_RSTC_BODIEN         EQU (0x1 << 16) ;- (RSTC) Brownout Detection Interrupt Enable\r
2896 \r
2897 // - *****************************************************************************\r
2898 // -              SOFTWARE API DEFINITION  FOR Real Time Timer Controller Interface\r
2899 // - *****************************************************************************\r
2900 // - -------- RTTC_RTMR : (RTTC Offset: 0x0) Real-time Mode Register -------- \r
2901 AT91C_RTTC_RTPRES         EQU (0xFFFF <<  0) ;- (RTTC) Real-time Timer Prescaler Value\r
2902 AT91C_RTTC_ALMIEN         EQU (0x1 << 16) ;- (RTTC) Alarm Interrupt Enable\r
2903 AT91C_RTTC_RTTINCIEN      EQU (0x1 << 17) ;- (RTTC) Real Time Timer Increment Interrupt Enable\r
2904 AT91C_RTTC_RTTRST         EQU (0x1 << 18) ;- (RTTC) Real Time Timer Restart\r
2905 // - -------- RTTC_RTAR : (RTTC Offset: 0x4) Real-time Alarm Register -------- \r
2906 AT91C_RTTC_ALMV           EQU (0x0 <<  0) ;- (RTTC) Alarm Value\r
2907 // - -------- RTTC_RTVR : (RTTC Offset: 0x8) Current Real-time Value Register -------- \r
2908 AT91C_RTTC_CRTV           EQU (0x0 <<  0) ;- (RTTC) Current Real-time Value\r
2909 // - -------- RTTC_RTSR : (RTTC Offset: 0xc) Real-time Status Register -------- \r
2910 AT91C_RTTC_ALMS           EQU (0x1 <<  0) ;- (RTTC) Real-time Alarm Status\r
2911 AT91C_RTTC_RTTINC         EQU (0x1 <<  1) ;- (RTTC) Real-time Timer Increment\r
2912 \r
2913 // - *****************************************************************************\r
2914 // -              SOFTWARE API DEFINITION  FOR Periodic Interval Timer Controller Interface\r
2915 // - *****************************************************************************\r
2916 // - -------- PITC_PIMR : (PITC Offset: 0x0) Periodic Interval Mode Register -------- \r
2917 AT91C_PITC_PIV            EQU (0xFFFFF <<  0) ;- (PITC) Periodic Interval Value\r
2918 AT91C_PITC_PITEN          EQU (0x1 << 24) ;- (PITC) Periodic Interval Timer Enabled\r
2919 AT91C_PITC_PITIEN         EQU (0x1 << 25) ;- (PITC) Periodic Interval Timer Interrupt Enable\r
2920 // - -------- PITC_PISR : (PITC Offset: 0x4) Periodic Interval Status Register -------- \r
2921 AT91C_PITC_PITS           EQU (0x1 <<  0) ;- (PITC) Periodic Interval Timer Status\r
2922 // - -------- PITC_PIVR : (PITC Offset: 0x8) Periodic Interval Value Register -------- \r
2923 AT91C_PITC_CPIV           EQU (0xFFFFF <<  0) ;- (PITC) Current Periodic Interval Value\r
2924 AT91C_PITC_PICNT          EQU (0xFFF << 20) ;- (PITC) Periodic Interval Counter\r
2925 // - -------- PITC_PIIR : (PITC Offset: 0xc) Periodic Interval Image Register -------- \r
2926 \r
2927 // - *****************************************************************************\r
2928 // -              SOFTWARE API DEFINITION  FOR Watchdog Timer Controller Interface\r
2929 // - *****************************************************************************\r
2930 // - -------- WDTC_WDCR : (WDTC Offset: 0x0) Periodic Interval Image Register -------- \r
2931 AT91C_WDTC_WDRSTT         EQU (0x1 <<  0) ;- (WDTC) Watchdog Restart\r
2932 AT91C_WDTC_KEY            EQU (0xFF << 24) ;- (WDTC) Watchdog KEY Password\r
2933 // - -------- WDTC_WDMR : (WDTC Offset: 0x4) Watchdog Mode Register -------- \r
2934 AT91C_WDTC_WDV            EQU (0xFFF <<  0) ;- (WDTC) Watchdog Timer Restart\r
2935 AT91C_WDTC_WDFIEN         EQU (0x1 << 12) ;- (WDTC) Watchdog Fault Interrupt Enable\r
2936 AT91C_WDTC_WDRSTEN        EQU (0x1 << 13) ;- (WDTC) Watchdog Reset Enable\r
2937 AT91C_WDTC_WDRPROC        EQU (0x1 << 14) ;- (WDTC) Watchdog Timer Restart\r
2938 AT91C_WDTC_WDDIS          EQU (0x1 << 15) ;- (WDTC) Watchdog Disable\r
2939 AT91C_WDTC_WDD            EQU (0xFFF << 16) ;- (WDTC) Watchdog Delta Value\r
2940 AT91C_WDTC_WDDBGHLT       EQU (0x1 << 28) ;- (WDTC) Watchdog Debug Halt\r
2941 AT91C_WDTC_WDIDLEHLT      EQU (0x1 << 29) ;- (WDTC) Watchdog Idle Halt\r
2942 // - -------- WDTC_WDSR : (WDTC Offset: 0x8) Watchdog Status Register -------- \r
2943 AT91C_WDTC_WDUNF          EQU (0x1 <<  0) ;- (WDTC) Watchdog Underflow\r
2944 AT91C_WDTC_WDERR          EQU (0x1 <<  1) ;- (WDTC) Watchdog Error\r
2945 \r
2946 // - *****************************************************************************\r
2947 // -              SOFTWARE API DEFINITION  FOR Voltage Regulator Mode Controller Interface\r
2948 // - *****************************************************************************\r
2949 // - -------- VREG_MR : (VREG Offset: 0x0) Voltage Regulator Mode Register -------- \r
2950 AT91C_VREG_PSTDBY         EQU (0x1 <<  0) ;- (VREG) Voltage Regulator Power Standby Mode\r
2951 \r
2952 // - *****************************************************************************\r
2953 // -              SOFTWARE API DEFINITION  FOR Memory Controller Interface\r
2954 // - *****************************************************************************\r
2955 // - -------- MC_RCR : (MC Offset: 0x0) MC Remap Control Register -------- \r
2956 AT91C_MC_RCB              EQU (0x1 <<  0) ;- (MC) Remap Command Bit\r
2957 // - -------- MC_ASR : (MC Offset: 0x4) MC Abort Status Register -------- \r
2958 AT91C_MC_UNDADD           EQU (0x1 <<  0) ;- (MC) Undefined Addess Abort Status\r
2959 AT91C_MC_MISADD           EQU (0x1 <<  1) ;- (MC) Misaligned Addess Abort Status\r
2960 AT91C_MC_ABTSZ            EQU (0x3 <<  8) ;- (MC) Abort Size Status\r
2961 AT91C_MC_ABTSZ_BYTE       EQU (0x0 <<  8) ;- (MC) Byte\r
2962 AT91C_MC_ABTSZ_HWORD      EQU (0x1 <<  8) ;- (MC) Half-word\r
2963 AT91C_MC_ABTSZ_WORD       EQU (0x2 <<  8) ;- (MC) Word\r
2964 AT91C_MC_ABTTYP           EQU (0x3 << 10) ;- (MC) Abort Type Status\r
2965 AT91C_MC_ABTTYP_DATAR     EQU (0x0 << 10) ;- (MC) Data Read\r
2966 AT91C_MC_ABTTYP_DATAW     EQU (0x1 << 10) ;- (MC) Data Write\r
2967 AT91C_MC_ABTTYP_FETCH     EQU (0x2 << 10) ;- (MC) Code Fetch\r
2968 AT91C_MC_MST0             EQU (0x1 << 16) ;- (MC) Master 0 Abort Source\r
2969 AT91C_MC_MST1             EQU (0x1 << 17) ;- (MC) Master 1 Abort Source\r
2970 AT91C_MC_SVMST0           EQU (0x1 << 24) ;- (MC) Saved Master 0 Abort Source\r
2971 AT91C_MC_SVMST1           EQU (0x1 << 25) ;- (MC) Saved Master 1 Abort Source\r
2972 // - -------- MC_FMR : (MC Offset: 0x60) MC Flash Mode Register -------- \r
2973 AT91C_MC_FRDY             EQU (0x1 <<  0) ;- (MC) Flash Ready\r
2974 AT91C_MC_LOCKE            EQU (0x1 <<  2) ;- (MC) Lock Error\r
2975 AT91C_MC_PROGE            EQU (0x1 <<  3) ;- (MC) Programming Error\r
2976 AT91C_MC_NEBP             EQU (0x1 <<  7) ;- (MC) No Erase Before Programming\r
2977 AT91C_MC_FWS              EQU (0x3 <<  8) ;- (MC) Flash Wait State\r
2978 AT91C_MC_FWS_0FWS         EQU (0x0 <<  8) ;- (MC) 1 cycle for Read, 2 for Write operations\r
2979 AT91C_MC_FWS_1FWS         EQU (0x1 <<  8) ;- (MC) 2 cycles for Read, 3 for Write operations\r
2980 AT91C_MC_FWS_2FWS         EQU (0x2 <<  8) ;- (MC) 3 cycles for Read, 4 for Write operations\r
2981 AT91C_MC_FWS_3FWS         EQU (0x3 <<  8) ;- (MC) 4 cycles for Read, 4 for Write operations\r
2982 AT91C_MC_FMCN             EQU (0xFF << 16) ;- (MC) Flash Microsecond Cycle Number\r
2983 // - -------- MC_FCR : (MC Offset: 0x64) MC Flash Command Register -------- \r
2984 AT91C_MC_FCMD             EQU (0xF <<  0) ;- (MC) Flash Command\r
2985 AT91C_MC_FCMD_START_PROG  EQU (0x1) ;- (MC) Starts the programming of th epage specified by PAGEN.\r
2986 AT91C_MC_FCMD_LOCK        EQU (0x2) ;- (MC) Starts a lock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
2987 AT91C_MC_FCMD_PROG_AND_LOCK EQU (0x3) ;- (MC) The lock sequence automatically happens after the programming sequence is completed.\r
2988 AT91C_MC_FCMD_UNLOCK      EQU (0x4) ;- (MC) Starts an unlock sequence of the sector defined by the bits 4 to 7 of the field PAGEN.\r
2989 AT91C_MC_FCMD_ERASE_ALL   EQU (0x8) ;- (MC) Starts the erase of the entire flash.If at least a page is locked, the command is cancelled.\r
2990 AT91C_MC_FCMD_SET_GP_NVM  EQU (0xB) ;- (MC) Set General Purpose NVM bits.\r
2991 AT91C_MC_FCMD_CLR_GP_NVM  EQU (0xD) ;- (MC) Clear General Purpose NVM bits.\r
2992 AT91C_MC_FCMD_SET_SECURITY EQU (0xF) ;- (MC) Set Security Bit.\r
2993 AT91C_MC_PAGEN            EQU (0x3FF <<  8) ;- (MC) Page Number\r
2994 AT91C_MC_KEY              EQU (0xFF << 24) ;- (MC) Writing Protect Key\r
2995 // - -------- MC_FSR : (MC Offset: 0x68) MC Flash Command Register -------- \r
2996 AT91C_MC_SECURITY         EQU (0x1 <<  4) ;- (MC) Security Bit Status\r
2997 AT91C_MC_GPNVM0           EQU (0x1 <<  8) ;- (MC) Sector 0 Lock Status\r
2998 AT91C_MC_GPNVM1           EQU (0x1 <<  9) ;- (MC) Sector 1 Lock Status\r
2999 AT91C_MC_GPNVM2           EQU (0x1 << 10) ;- (MC) Sector 2 Lock Status\r
3000 AT91C_MC_GPNVM3           EQU (0x1 << 11) ;- (MC) Sector 3 Lock Status\r
3001 AT91C_MC_GPNVM4           EQU (0x1 << 12) ;- (MC) Sector 4 Lock Status\r
3002 AT91C_MC_GPNVM5           EQU (0x1 << 13) ;- (MC) Sector 5 Lock Status\r
3003 AT91C_MC_GPNVM6           EQU (0x1 << 14) ;- (MC) Sector 6 Lock Status\r
3004 AT91C_MC_GPNVM7           EQU (0x1 << 15) ;- (MC) Sector 7 Lock Status\r
3005 AT91C_MC_LOCKS0           EQU (0x1 << 16) ;- (MC) Sector 0 Lock Status\r
3006 AT91C_MC_LOCKS1           EQU (0x1 << 17) ;- (MC) Sector 1 Lock Status\r
3007 AT91C_MC_LOCKS2           EQU (0x1 << 18) ;- (MC) Sector 2 Lock Status\r
3008 AT91C_MC_LOCKS3           EQU (0x1 << 19) ;- (MC) Sector 3 Lock Status\r
3009 AT91C_MC_LOCKS4           EQU (0x1 << 20) ;- (MC) Sector 4 Lock Status\r
3010 AT91C_MC_LOCKS5           EQU (0x1 << 21) ;- (MC) Sector 5 Lock Status\r
3011 AT91C_MC_LOCKS6           EQU (0x1 << 22) ;- (MC) Sector 6 Lock Status\r
3012 AT91C_MC_LOCKS7           EQU (0x1 << 23) ;- (MC) Sector 7 Lock Status\r
3013 AT91C_MC_LOCKS8           EQU (0x1 << 24) ;- (MC) Sector 8 Lock Status\r
3014 AT91C_MC_LOCKS9           EQU (0x1 << 25) ;- (MC) Sector 9 Lock Status\r
3015 AT91C_MC_LOCKS10          EQU (0x1 << 26) ;- (MC) Sector 10 Lock Status\r
3016 AT91C_MC_LOCKS11          EQU (0x1 << 27) ;- (MC) Sector 11 Lock Status\r
3017 AT91C_MC_LOCKS12          EQU (0x1 << 28) ;- (MC) Sector 12 Lock Status\r
3018 AT91C_MC_LOCKS13          EQU (0x1 << 29) ;- (MC) Sector 13 Lock Status\r
3019 AT91C_MC_LOCKS14          EQU (0x1 << 30) ;- (MC) Sector 14 Lock Status\r
3020 AT91C_MC_LOCKS15          EQU (0x1 << 31) ;- (MC) Sector 15 Lock Status\r
3021 \r
3022 // - *****************************************************************************\r
3023 // -              SOFTWARE API DEFINITION  FOR Serial Parallel Interface\r
3024 // - *****************************************************************************\r
3025 // - -------- SPI_CR : (SPI Offset: 0x0) SPI Control Register -------- \r
3026 AT91C_SPI_SPIEN           EQU (0x1 <<  0) ;- (SPI) SPI Enable\r
3027 AT91C_SPI_SPIDIS          EQU (0x1 <<  1) ;- (SPI) SPI Disable\r
3028 AT91C_SPI_SWRST           EQU (0x1 <<  7) ;- (SPI) SPI Software reset\r
3029 AT91C_SPI_LASTXFER        EQU (0x1 << 24) ;- (SPI) SPI Last Transfer\r
3030 // - -------- SPI_MR : (SPI Offset: 0x4) SPI Mode Register -------- \r
3031 AT91C_SPI_MSTR            EQU (0x1 <<  0) ;- (SPI) Master/Slave Mode\r
3032 AT91C_SPI_PS              EQU (0x1 <<  1) ;- (SPI) Peripheral Select\r
3033 AT91C_SPI_PS_FIXED        EQU (0x0 <<  1) ;- (SPI) Fixed Peripheral Select\r
3034 AT91C_SPI_PS_VARIABLE     EQU (0x1 <<  1) ;- (SPI) Variable Peripheral Select\r
3035 AT91C_SPI_PCSDEC          EQU (0x1 <<  2) ;- (SPI) Chip Select Decode\r
3036 AT91C_SPI_FDIV            EQU (0x1 <<  3) ;- (SPI) Clock Selection\r
3037 AT91C_SPI_MODFDIS         EQU (0x1 <<  4) ;- (SPI) Mode Fault Detection\r
3038 AT91C_SPI_LLB             EQU (0x1 <<  7) ;- (SPI) Clock Selection\r
3039 AT91C_SPI_PCS             EQU (0xF << 16) ;- (SPI) Peripheral Chip Select\r
3040 AT91C_SPI_DLYBCS          EQU (0xFF << 24) ;- (SPI) Delay Between Chip Selects\r
3041 // - -------- SPI_RDR : (SPI Offset: 0x8) Receive Data Register -------- \r
3042 AT91C_SPI_RD              EQU (0xFFFF <<  0) ;- (SPI) Receive Data\r
3043 AT91C_SPI_RPCS            EQU (0xF << 16) ;- (SPI) Peripheral Chip Select Status\r
3044 // - -------- SPI_TDR : (SPI Offset: 0xc) Transmit Data Register -------- \r
3045 AT91C_SPI_TD              EQU (0xFFFF <<  0) ;- (SPI) Transmit Data\r
3046 AT91C_SPI_TPCS            EQU (0xF << 16) ;- (SPI) Peripheral Chip Select Status\r
3047 // - -------- SPI_SR : (SPI Offset: 0x10) Status Register -------- \r
3048 AT91C_SPI_RDRF            EQU (0x1 <<  0) ;- (SPI) Receive Data Register Full\r
3049 AT91C_SPI_TDRE            EQU (0x1 <<  1) ;- (SPI) Transmit Data Register Empty\r
3050 AT91C_SPI_MODF            EQU (0x1 <<  2) ;- (SPI) Mode Fault Error\r
3051 AT91C_SPI_OVRES           EQU (0x1 <<  3) ;- (SPI) Overrun Error Status\r
3052 AT91C_SPI_ENDRX           EQU (0x1 <<  4) ;- (SPI) End of Receiver Transfer\r
3053 AT91C_SPI_ENDTX           EQU (0x1 <<  5) ;- (SPI) End of Receiver Transfer\r
3054 AT91C_SPI_RXBUFF          EQU (0x1 <<  6) ;- (SPI) RXBUFF Interrupt\r
3055 AT91C_SPI_TXBUFE          EQU (0x1 <<  7) ;- (SPI) TXBUFE Interrupt\r
3056 AT91C_SPI_NSSR            EQU (0x1 <<  8) ;- (SPI) NSSR Interrupt\r
3057 AT91C_SPI_TXEMPTY         EQU (0x1 <<  9) ;- (SPI) TXEMPTY Interrupt\r
3058 AT91C_SPI_SPIENS          EQU (0x1 << 16) ;- (SPI) Enable Status\r
3059 // - -------- SPI_IER : (SPI Offset: 0x14) Interrupt Enable Register -------- \r
3060 // - -------- SPI_IDR : (SPI Offset: 0x18) Interrupt Disable Register -------- \r
3061 // - -------- SPI_IMR : (SPI Offset: 0x1c) Interrupt Mask Register -------- \r
3062 // - -------- SPI_CSR : (SPI Offset: 0x30) Chip Select Register -------- \r
3063 AT91C_SPI_CPOL            EQU (0x1 <<  0) ;- (SPI) Clock Polarity\r
3064 AT91C_SPI_NCPHA           EQU (0x1 <<  1) ;- (SPI) Clock Phase\r
3065 AT91C_SPI_CSAAT           EQU (0x1 <<  3) ;- (SPI) Chip Select Active After Transfer\r
3066 AT91C_SPI_BITS            EQU (0xF <<  4) ;- (SPI) Bits Per Transfer\r
3067 AT91C_SPI_BITS_8          EQU (0x0 <<  4) ;- (SPI) 8 Bits Per transfer\r
3068 AT91C_SPI_BITS_9          EQU (0x1 <<  4) ;- (SPI) 9 Bits Per transfer\r
3069 AT91C_SPI_BITS_10         EQU (0x2 <<  4) ;- (SPI) 10 Bits Per transfer\r
3070 AT91C_SPI_BITS_11         EQU (0x3 <<  4) ;- (SPI) 11 Bits Per transfer\r
3071 AT91C_SPI_BITS_12         EQU (0x4 <<  4) ;- (SPI) 12 Bits Per transfer\r
3072 AT91C_SPI_BITS_13         EQU (0x5 <<  4) ;- (SPI) 13 Bits Per transfer\r
3073 AT91C_SPI_BITS_14         EQU (0x6 <<  4) ;- (SPI) 14 Bits Per transfer\r
3074 AT91C_SPI_BITS_15         EQU (0x7 <<  4) ;- (SPI) 15 Bits Per transfer\r
3075 AT91C_SPI_BITS_16         EQU (0x8 <<  4) ;- (SPI) 16 Bits Per transfer\r
3076 AT91C_SPI_SCBR            EQU (0xFF <<  8) ;- (SPI) Serial Clock Baud Rate\r
3077 AT91C_SPI_DLYBS           EQU (0xFF << 16) ;- (SPI) Delay Before SPCK\r
3078 AT91C_SPI_DLYBCT          EQU (0xFF << 24) ;- (SPI) Delay Between Consecutive Transfers\r
3079 \r
3080 // - *****************************************************************************\r
3081 // -              SOFTWARE API DEFINITION  FOR Usart\r
3082 // - *****************************************************************************\r
3083 // - -------- US_CR : (USART Offset: 0x0) Debug Unit Control Register -------- \r
3084 AT91C_US_STTBRK           EQU (0x1 <<  9) ;- (USART) Start Break\r
3085 AT91C_US_STPBRK           EQU (0x1 << 10) ;- (USART) Stop Break\r
3086 AT91C_US_STTTO            EQU (0x1 << 11) ;- (USART) Start Time-out\r
3087 AT91C_US_SENDA            EQU (0x1 << 12) ;- (USART) Send Address\r
3088 AT91C_US_RSTIT            EQU (0x1 << 13) ;- (USART) Reset Iterations\r
3089 AT91C_US_RSTNACK          EQU (0x1 << 14) ;- (USART) Reset Non Acknowledge\r
3090 AT91C_US_RETTO            EQU (0x1 << 15) ;- (USART) Rearm Time-out\r
3091 AT91C_US_DTREN            EQU (0x1 << 16) ;- (USART) Data Terminal ready Enable\r
3092 AT91C_US_DTRDIS           EQU (0x1 << 17) ;- (USART) Data Terminal ready Disable\r
3093 AT91C_US_RTSEN            EQU (0x1 << 18) ;- (USART) Request to Send enable\r
3094 AT91C_US_RTSDIS           EQU (0x1 << 19) ;- (USART) Request to Send Disable\r
3095 // - -------- US_MR : (USART Offset: 0x4) Debug Unit Mode Register -------- \r
3096 AT91C_US_USMODE           EQU (0xF <<  0) ;- (USART) Usart mode\r
3097 AT91C_US_USMODE_NORMAL    EQU (0x0) ;- (USART) Normal\r
3098 AT91C_US_USMODE_RS485     EQU (0x1) ;- (USART) RS485\r
3099 AT91C_US_USMODE_HWHSH     EQU (0x2) ;- (USART) Hardware Handshaking\r
3100 AT91C_US_USMODE_MODEM     EQU (0x3) ;- (USART) Modem\r
3101 AT91C_US_USMODE_ISO7816_0 EQU (0x4) ;- (USART) ISO7816 protocol: T = 0\r
3102 AT91C_US_USMODE_ISO7816_1 EQU (0x6) ;- (USART) ISO7816 protocol: T = 1\r
3103 AT91C_US_USMODE_IRDA      EQU (0x8) ;- (USART) IrDA\r
3104 AT91C_US_USMODE_SWHSH     EQU (0xC) ;- (USART) Software Handshaking\r
3105 AT91C_US_CLKS             EQU (0x3 <<  4) ;- (USART) Clock Selection (Baud Rate generator Input Clock\r
3106 AT91C_US_CLKS_CLOCK       EQU (0x0 <<  4) ;- (USART) Clock\r
3107 AT91C_US_CLKS_FDIV1       EQU (0x1 <<  4) ;- (USART) fdiv1\r
3108 AT91C_US_CLKS_SLOW        EQU (0x2 <<  4) ;- (USART) slow_clock (ARM)\r
3109 AT91C_US_CLKS_EXT         EQU (0x3 <<  4) ;- (USART) External (SCK)\r
3110 AT91C_US_CHRL             EQU (0x3 <<  6) ;- (USART) Clock Selection (Baud Rate generator Input Clock\r
3111 AT91C_US_CHRL_5_BITS      EQU (0x0 <<  6) ;- (USART) Character Length: 5 bits\r
3112 AT91C_US_CHRL_6_BITS      EQU (0x1 <<  6) ;- (USART) Character Length: 6 bits\r
3113 AT91C_US_CHRL_7_BITS      EQU (0x2 <<  6) ;- (USART) Character Length: 7 bits\r
3114 AT91C_US_CHRL_8_BITS      EQU (0x3 <<  6) ;- (USART) Character Length: 8 bits\r
3115 AT91C_US_SYNC             EQU (0x1 <<  8) ;- (USART) Synchronous Mode Select\r
3116 AT91C_US_NBSTOP           EQU (0x3 << 12) ;- (USART) Number of Stop bits\r
3117 AT91C_US_NBSTOP_1_BIT     EQU (0x0 << 12) ;- (USART) 1 stop bit\r
3118 AT91C_US_NBSTOP_15_BIT    EQU (0x1 << 12) ;- (USART) Asynchronous (SYNC=0) 2 stop bits Synchronous (SYNC=1) 2 stop bits\r
3119 AT91C_US_NBSTOP_2_BIT     EQU (0x2 << 12) ;- (USART) 2 stop bits\r
3120 AT91C_US_MSBF             EQU (0x1 << 16) ;- (USART) Bit Order\r
3121 AT91C_US_MODE9            EQU (0x1 << 17) ;- (USART) 9-bit Character length\r
3122 AT91C_US_CKLO             EQU (0x1 << 18) ;- (USART) Clock Output Select\r
3123 AT91C_US_OVER             EQU (0x1 << 19) ;- (USART) Over Sampling Mode\r
3124 AT91C_US_INACK            EQU (0x1 << 20) ;- (USART) Inhibit Non Acknowledge\r
3125 AT91C_US_DSNACK           EQU (0x1 << 21) ;- (USART) Disable Successive NACK\r
3126 AT91C_US_MAX_ITER         EQU (0x1 << 24) ;- (USART) Number of Repetitions\r
3127 AT91C_US_FILTER           EQU (0x1 << 28) ;- (USART) Receive Line Filter\r
3128 // - -------- US_IER : (USART Offset: 0x8) Debug Unit Interrupt Enable Register -------- \r
3129 AT91C_US_RXBRK            EQU (0x1 <<  2) ;- (USART) Break Received/End of Break\r
3130 AT91C_US_TIMEOUT          EQU (0x1 <<  8) ;- (USART) Receiver Time-out\r
3131 AT91C_US_ITERATION        EQU (0x1 << 10) ;- (USART) Max number of Repetitions Reached\r
3132 AT91C_US_NACK             EQU (0x1 << 13) ;- (USART) Non Acknowledge\r
3133 AT91C_US_RIIC             EQU (0x1 << 16) ;- (USART) Ring INdicator Input Change Flag\r
3134 AT91C_US_DSRIC            EQU (0x1 << 17) ;- (USART) Data Set Ready Input Change Flag\r
3135 AT91C_US_DCDIC            EQU (0x1 << 18) ;- (USART) Data Carrier Flag\r
3136 AT91C_US_CTSIC            EQU (0x1 << 19) ;- (USART) Clear To Send Input Change Flag\r
3137 // - -------- US_IDR : (USART Offset: 0xc) Debug Unit Interrupt Disable Register -------- \r
3138 // - -------- US_IMR : (USART Offset: 0x10) Debug Unit Interrupt Mask Register -------- \r
3139 // - -------- US_CSR : (USART Offset: 0x14) Debug Unit Channel Status Register -------- \r
3140 AT91C_US_RI               EQU (0x1 << 20) ;- (USART) Image of RI Input\r
3141 AT91C_US_DSR              EQU (0x1 << 21) ;- (USART) Image of DSR Input\r
3142 AT91C_US_DCD              EQU (0x1 << 22) ;- (USART) Image of DCD Input\r
3143 AT91C_US_CTS              EQU (0x1 << 23) ;- (USART) Image of CTS Input\r
3144 \r
3145 // - *****************************************************************************\r
3146 // -              SOFTWARE API DEFINITION  FOR Synchronous Serial Controller Interface\r
3147 // - *****************************************************************************\r
3148 // - -------- SSC_CR : (SSC Offset: 0x0) SSC Control Register -------- \r
3149 AT91C_SSC_RXEN            EQU (0x1 <<  0) ;- (SSC) Receive Enable\r
3150 AT91C_SSC_RXDIS           EQU (0x1 <<  1) ;- (SSC) Receive Disable\r
3151 AT91C_SSC_TXEN            EQU (0x1 <<  8) ;- (SSC) Transmit Enable\r
3152 AT91C_SSC_TXDIS           EQU (0x1 <<  9) ;- (SSC) Transmit Disable\r
3153 AT91C_SSC_SWRST           EQU (0x1 << 15) ;- (SSC) Software Reset\r
3154 // - -------- SSC_RCMR : (SSC Offset: 0x10) SSC Receive Clock Mode Register -------- \r
3155 AT91C_SSC_CKS             EQU (0x3 <<  0) ;- (SSC) Receive/Transmit Clock Selection\r
3156 AT91C_SSC_CKS_DIV         EQU (0x0) ;- (SSC) Divided Clock\r
3157 AT91C_SSC_CKS_TK          EQU (0x1) ;- (SSC) TK Clock signal\r
3158 AT91C_SSC_CKS_RK          EQU (0x2) ;- (SSC) RK pin\r
3159 AT91C_SSC_CKO             EQU (0x7 <<  2) ;- (SSC) Receive/Transmit Clock Output Mode Selection\r
3160 AT91C_SSC_CKO_NONE        EQU (0x0 <<  2) ;- (SSC) Receive/Transmit Clock Output Mode: None RK pin: Input-only\r
3161 AT91C_SSC_CKO_CONTINOUS   EQU (0x1 <<  2) ;- (SSC) Continuous Receive/Transmit Clock RK pin: Output\r
3162 AT91C_SSC_CKO_DATA_TX     EQU (0x2 <<  2) ;- (SSC) Receive/Transmit Clock only during data transfers RK pin: Output\r
3163 AT91C_SSC_CKI             EQU (0x1 <<  5) ;- (SSC) Receive/Transmit Clock Inversion\r
3164 AT91C_SSC_START           EQU (0xF <<  8) ;- (SSC) Receive/Transmit Start Selection\r
3165 AT91C_SSC_START_CONTINOUS EQU (0x0 <<  8) ;- (SSC) Continuous, as soon as the receiver is enabled, and immediately after the end of transfer of the previous data.\r
3166 AT91C_SSC_START_TX        EQU (0x1 <<  8) ;- (SSC) Transmit/Receive start\r
3167 AT91C_SSC_START_LOW_RF    EQU (0x2 <<  8) ;- (SSC) Detection of a low level on RF input\r
3168 AT91C_SSC_START_HIGH_RF   EQU (0x3 <<  8) ;- (SSC) Detection of a high level on RF input\r
3169 AT91C_SSC_START_FALL_RF   EQU (0x4 <<  8) ;- (SSC) Detection of a falling edge on RF input\r
3170 AT91C_SSC_START_RISE_RF   EQU (0x5 <<  8) ;- (SSC) Detection of a rising edge on RF input\r
3171 AT91C_SSC_START_LEVEL_RF  EQU (0x6 <<  8) ;- (SSC) Detection of any level change on RF input\r
3172 AT91C_SSC_START_EDGE_RF   EQU (0x7 <<  8) ;- (SSC) Detection of any edge on RF input\r
3173 AT91C_SSC_START_0         EQU (0x8 <<  8) ;- (SSC) Compare 0\r
3174 AT91C_SSC_STTDLY          EQU (0xFF << 16) ;- (SSC) Receive/Transmit Start Delay\r
3175 AT91C_SSC_PERIOD          EQU (0xFF << 24) ;- (SSC) Receive/Transmit Period Divider Selection\r
3176 // - -------- SSC_RFMR : (SSC Offset: 0x14) SSC Receive Frame Mode Register -------- \r
3177 AT91C_SSC_DATLEN          EQU (0x1F <<  0) ;- (SSC) Data Length\r
3178 AT91C_SSC_LOOP            EQU (0x1 <<  5) ;- (SSC) Loop Mode\r
3179 AT91C_SSC_MSBF            EQU (0x1 <<  7) ;- (SSC) Most Significant Bit First\r
3180 AT91C_SSC_DATNB           EQU (0xF <<  8) ;- (SSC) Data Number per Frame\r
3181 AT91C_SSC_FSLEN           EQU (0xF << 16) ;- (SSC) Receive/Transmit Frame Sync length\r
3182 AT91C_SSC_FSOS            EQU (0x7 << 20) ;- (SSC) Receive/Transmit Frame Sync Output Selection\r
3183 AT91C_SSC_FSOS_NONE       EQU (0x0 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: None RK pin Input-only\r
3184 AT91C_SSC_FSOS_NEGATIVE   EQU (0x1 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: Negative Pulse\r
3185 AT91C_SSC_FSOS_POSITIVE   EQU (0x2 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: Positive Pulse\r
3186 AT91C_SSC_FSOS_LOW        EQU (0x3 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: Driver Low during data transfer\r
3187 AT91C_SSC_FSOS_HIGH       EQU (0x4 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: Driver High during data transfer\r
3188 AT91C_SSC_FSOS_TOGGLE     EQU (0x5 << 20) ;- (SSC) Selected Receive/Transmit Frame Sync Signal: Toggling at each start of data transfer\r
3189 AT91C_SSC_FSEDGE          EQU (0x1 << 24) ;- (SSC) Frame Sync Edge Detection\r
3190 // - -------- SSC_TCMR : (SSC Offset: 0x18) SSC Transmit Clock Mode Register -------- \r
3191 // - -------- SSC_TFMR : (SSC Offset: 0x1c) SSC Transmit Frame Mode Register -------- \r
3192 AT91C_SSC_DATDEF          EQU (0x1 <<  5) ;- (SSC) Data Default Value\r
3193 AT91C_SSC_FSDEN           EQU (0x1 << 23) ;- (SSC) Frame Sync Data Enable\r
3194 // - -------- SSC_SR : (SSC Offset: 0x40) SSC Status Register -------- \r
3195 AT91C_SSC_TXRDY           EQU (0x1 <<  0) ;- (SSC) Transmit Ready\r
3196 AT91C_SSC_TXEMPTY         EQU (0x1 <<  1) ;- (SSC) Transmit Empty\r
3197 AT91C_SSC_ENDTX           EQU (0x1 <<  2) ;- (SSC) End Of Transmission\r
3198 AT91C_SSC_TXBUFE          EQU (0x1 <<  3) ;- (SSC) Transmit Buffer Empty\r
3199 AT91C_SSC_RXRDY           EQU (0x1 <<  4) ;- (SSC) Receive Ready\r
3200 AT91C_SSC_OVRUN           EQU (0x1 <<  5) ;- (SSC) Receive Overrun\r
3201 AT91C_SSC_ENDRX           EQU (0x1 <<  6) ;- (SSC) End of Reception\r
3202 AT91C_SSC_RXBUFF          EQU (0x1 <<  7) ;- (SSC) Receive Buffer Full\r
3203 AT91C_SSC_TXSYN           EQU (0x1 << 10) ;- (SSC) Transmit Sync\r
3204 AT91C_SSC_RXSYN           EQU (0x1 << 11) ;- (SSC) Receive Sync\r
3205 AT91C_SSC_TXENA           EQU (0x1 << 16) ;- (SSC) Transmit Enable\r
3206 AT91C_SSC_RXENA           EQU (0x1 << 17) ;- (SSC) Receive Enable\r
3207 // - -------- SSC_IER : (SSC Offset: 0x44) SSC Interrupt Enable Register -------- \r
3208 // - -------- SSC_IDR : (SSC Offset: 0x48) SSC Interrupt Disable Register -------- \r
3209 // - -------- SSC_IMR : (SSC Offset: 0x4c) SSC Interrupt Mask Register -------- \r
3210 \r
3211 // - *****************************************************************************\r
3212 // -              SOFTWARE API DEFINITION  FOR Two-wire Interface\r
3213 // - *****************************************************************************\r
3214 // - -------- TWI_CR : (TWI Offset: 0x0) TWI Control Register -------- \r
3215 AT91C_TWI_START           EQU (0x1 <<  0) ;- (TWI) Send a START Condition\r
3216 AT91C_TWI_STOP            EQU (0x1 <<  1) ;- (TWI) Send a STOP Condition\r
3217 AT91C_TWI_MSEN            EQU (0x1 <<  2) ;- (TWI) TWI Master Transfer Enabled\r
3218 AT91C_TWI_MSDIS           EQU (0x1 <<  3) ;- (TWI) TWI Master Transfer Disabled\r
3219 AT91C_TWI_SWRST           EQU (0x1 <<  7) ;- (TWI) Software Reset\r
3220 // - -------- TWI_MMR : (TWI Offset: 0x4) TWI Master Mode Register -------- \r
3221 AT91C_TWI_IADRSZ          EQU (0x3 <<  8) ;- (TWI) Internal Device Address Size\r
3222 AT91C_TWI_IADRSZ_NO       EQU (0x0 <<  8) ;- (TWI) No internal device address\r
3223 AT91C_TWI_IADRSZ_1_BYTE   EQU (0x1 <<  8) ;- (TWI) One-byte internal device address\r
3224 AT91C_TWI_IADRSZ_2_BYTE   EQU (0x2 <<  8) ;- (TWI) Two-byte internal device address\r
3225 AT91C_TWI_IADRSZ_3_BYTE   EQU (0x3 <<  8) ;- (TWI) Three-byte internal device address\r
3226 AT91C_TWI_MREAD           EQU (0x1 << 12) ;- (TWI) Master Read Direction\r
3227 AT91C_TWI_DADR            EQU (0x7F << 16) ;- (TWI) Device Address\r
3228 // - -------- TWI_CWGR : (TWI Offset: 0x10) TWI Clock Waveform Generator Register -------- \r
3229 AT91C_TWI_CLDIV           EQU (0xFF <<  0) ;- (TWI) Clock Low Divider\r
3230 AT91C_TWI_CHDIV           EQU (0xFF <<  8) ;- (TWI) Clock High Divider\r
3231 AT91C_TWI_CKDIV           EQU (0x7 << 16) ;- (TWI) Clock Divider\r
3232 // - -------- TWI_SR : (TWI Offset: 0x20) TWI Status Register -------- \r
3233 AT91C_TWI_TXCOMP          EQU (0x1 <<  0) ;- (TWI) Transmission Completed\r
3234 AT91C_TWI_RXRDY           EQU (0x1 <<  1) ;- (TWI) Receive holding register ReaDY\r
3235 AT91C_TWI_TXRDY           EQU (0x1 <<  2) ;- (TWI) Transmit holding register ReaDY\r
3236 AT91C_TWI_OVRE            EQU (0x1 <<  6) ;- (TWI) Overrun Error\r
3237 AT91C_TWI_UNRE            EQU (0x1 <<  7) ;- (TWI) Underrun Error\r
3238 AT91C_TWI_NACK            EQU (0x1 <<  8) ;- (TWI) Not Acknowledged\r
3239 // - -------- TWI_IER : (TWI Offset: 0x24) TWI Interrupt Enable Register -------- \r
3240 // - -------- TWI_IDR : (TWI Offset: 0x28) TWI Interrupt Disable Register -------- \r
3241 // - -------- TWI_IMR : (TWI Offset: 0x2c) TWI Interrupt Mask Register -------- \r
3242 \r
3243 // - *****************************************************************************\r
3244 // -              SOFTWARE API DEFINITION  FOR PWMC Channel Interface\r
3245 // - *****************************************************************************\r
3246 // - -------- PWMC_CMR : (PWMC_CH Offset: 0x0) PWMC Channel Mode Register -------- \r
3247 AT91C_PWMC_CPRE           EQU (0xF <<  0) ;- (PWMC_CH) Channel Pre-scaler : PWMC_CLKx\r
3248 AT91C_PWMC_CPRE_MCK       EQU (0x0) ;- (PWMC_CH) \r
3249 AT91C_PWMC_CPRE_MCKA      EQU (0xB) ;- (PWMC_CH) \r
3250 AT91C_PWMC_CPRE_MCKB      EQU (0xC) ;- (PWMC_CH) \r
3251 AT91C_PWMC_CALG           EQU (0x1 <<  8) ;- (PWMC_CH) Channel Alignment\r
3252 AT91C_PWMC_CPOL           EQU (0x1 <<  9) ;- (PWMC_CH) Channel Polarity\r
3253 AT91C_PWMC_CPD            EQU (0x1 << 10) ;- (PWMC_CH) Channel Update Period\r
3254 // - -------- PWMC_CDTYR : (PWMC_CH Offset: 0x4) PWMC Channel Duty Cycle Register -------- \r
3255 AT91C_PWMC_CDTY           EQU (0x0 <<  0) ;- (PWMC_CH) Channel Duty Cycle\r
3256 // - -------- PWMC_CPRDR : (PWMC_CH Offset: 0x8) PWMC Channel Period Register -------- \r
3257 AT91C_PWMC_CPRD           EQU (0x0 <<  0) ;- (PWMC_CH) Channel Period\r
3258 // - -------- PWMC_CCNTR : (PWMC_CH Offset: 0xc) PWMC Channel Counter Register -------- \r
3259 AT91C_PWMC_CCNT           EQU (0x0 <<  0) ;- (PWMC_CH) Channel Counter\r
3260 // - -------- PWMC_CUPDR : (PWMC_CH Offset: 0x10) PWMC Channel Update Register -------- \r
3261 AT91C_PWMC_CUPD           EQU (0x0 <<  0) ;- (PWMC_CH) Channel Update\r
3262 \r
3263 // - *****************************************************************************\r
3264 // -              SOFTWARE API DEFINITION  FOR Pulse Width Modulation Controller Interface\r
3265 // - *****************************************************************************\r
3266 // - -------- PWMC_MR : (PWMC Offset: 0x0) PWMC Mode Register -------- \r
3267 AT91C_PWMC_DIVA           EQU (0xFF <<  0) ;- (PWMC) CLKA divide factor.\r
3268 AT91C_PWMC_PREA           EQU (0xF <<  8) ;- (PWMC) Divider Input Clock Prescaler A\r
3269 AT91C_PWMC_PREA_MCK       EQU (0x0 <<  8) ;- (PWMC) \r
3270 AT91C_PWMC_DIVB           EQU (0xFF << 16) ;- (PWMC) CLKB divide factor.\r
3271 AT91C_PWMC_PREB           EQU (0xF << 24) ;- (PWMC) Divider Input Clock Prescaler B\r
3272 AT91C_PWMC_PREB_MCK       EQU (0x0 << 24) ;- (PWMC) \r
3273 // - -------- PWMC_ENA : (PWMC Offset: 0x4) PWMC Enable Register -------- \r
3274 AT91C_PWMC_CHID0          EQU (0x1 <<  0) ;- (PWMC) Channel ID 0\r
3275 AT91C_PWMC_CHID1          EQU (0x1 <<  1) ;- (PWMC) Channel ID 1\r
3276 AT91C_PWMC_CHID2          EQU (0x1 <<  2) ;- (PWMC) Channel ID 2\r
3277 AT91C_PWMC_CHID3          EQU (0x1 <<  3) ;- (PWMC) Channel ID 3\r
3278 // - -------- PWMC_DIS : (PWMC Offset: 0x8) PWMC Disable Register -------- \r
3279 // - -------- PWMC_SR : (PWMC Offset: 0xc) PWMC Status Register -------- \r
3280 // - -------- PWMC_IER : (PWMC Offset: 0x10) PWMC Interrupt Enable Register -------- \r
3281 // - -------- PWMC_IDR : (PWMC Offset: 0x14) PWMC Interrupt Disable Register -------- \r
3282 // - -------- PWMC_IMR : (PWMC Offset: 0x18) PWMC Interrupt Mask Register -------- \r
3283 // - -------- PWMC_ISR : (PWMC Offset: 0x1c) PWMC Interrupt Status Register -------- \r
3284 \r
3285 // - *****************************************************************************\r
3286 // -              SOFTWARE API DEFINITION  FOR USB Device Interface\r
3287 // - *****************************************************************************\r
3288 // - -------- UDP_FRM_NUM : (UDP Offset: 0x0) USB Frame Number Register -------- \r
3289 AT91C_UDP_FRM_NUM         EQU (0x7FF <<  0) ;- (UDP) Frame Number as Defined in the Packet Field Formats\r
3290 AT91C_UDP_FRM_ERR         EQU (0x1 << 16) ;- (UDP) Frame Error\r
3291 AT91C_UDP_FRM_OK          EQU (0x1 << 17) ;- (UDP) Frame OK\r
3292 // - -------- UDP_GLB_STATE : (UDP Offset: 0x4) USB Global State Register -------- \r
3293 AT91C_UDP_FADDEN          EQU (0x1 <<  0) ;- (UDP) Function Address Enable\r
3294 AT91C_UDP_CONFG           EQU (0x1 <<  1) ;- (UDP) Configured\r
3295 AT91C_UDP_ESR             EQU (0x1 <<  2) ;- (UDP) Enable Send Resume\r
3296 AT91C_UDP_RSMINPR         EQU (0x1 <<  3) ;- (UDP) A Resume Has Been Sent to the Host\r
3297 AT91C_UDP_RMWUPE          EQU (0x1 <<  4) ;- (UDP) Remote Wake Up Enable\r
3298 // - -------- UDP_FADDR : (UDP Offset: 0x8) USB Function Address Register -------- \r
3299 AT91C_UDP_FADD            EQU (0xFF <<  0) ;- (UDP) Function Address Value\r
3300 AT91C_UDP_FEN             EQU (0x1 <<  8) ;- (UDP) Function Enable\r
3301 // - -------- UDP_IER : (UDP Offset: 0x10) USB Interrupt Enable Register -------- \r
3302 AT91C_UDP_EPINT0          EQU (0x1 <<  0) ;- (UDP) Endpoint 0 Interrupt\r
3303 AT91C_UDP_EPINT1          EQU (0x1 <<  1) ;- (UDP) Endpoint 0 Interrupt\r
3304 AT91C_UDP_EPINT2          EQU (0x1 <<  2) ;- (UDP) Endpoint 2 Interrupt\r
3305 AT91C_UDP_EPINT3          EQU (0x1 <<  3) ;- (UDP) Endpoint 3 Interrupt\r
3306 AT91C_UDP_EPINT4          EQU (0x1 <<  4) ;- (UDP) Endpoint 4 Interrupt\r
3307 AT91C_UDP_EPINT5          EQU (0x1 <<  5) ;- (UDP) Endpoint 5 Interrupt\r
3308 AT91C_UDP_RXSUSP          EQU (0x1 <<  8) ;- (UDP) USB Suspend Interrupt\r
3309 AT91C_UDP_RXRSM           EQU (0x1 <<  9) ;- (UDP) USB Resume Interrupt\r
3310 AT91C_UDP_EXTRSM          EQU (0x1 << 10) ;- (UDP) USB External Resume Interrupt\r
3311 AT91C_UDP_SOFINT          EQU (0x1 << 11) ;- (UDP) USB Start Of frame Interrupt\r
3312 AT91C_UDP_WAKEUP          EQU (0x1 << 13) ;- (UDP) USB Resume Interrupt\r
3313 // - -------- UDP_IDR : (UDP Offset: 0x14) USB Interrupt Disable Register -------- \r
3314 // - -------- UDP_IMR : (UDP Offset: 0x18) USB Interrupt Mask Register -------- \r
3315 // - -------- UDP_ISR : (UDP Offset: 0x1c) USB Interrupt Status Register -------- \r
3316 AT91C_UDP_ENDBUSRES       EQU (0x1 << 12) ;- (UDP) USB End Of Bus Reset Interrupt\r
3317 // - -------- UDP_ICR : (UDP Offset: 0x20) USB Interrupt Clear Register -------- \r
3318 // - -------- UDP_RST_EP : (UDP Offset: 0x28) USB Reset Endpoint Register -------- \r
3319 AT91C_UDP_EP0             EQU (0x1 <<  0) ;- (UDP) Reset Endpoint 0\r
3320 AT91C_UDP_EP1             EQU (0x1 <<  1) ;- (UDP) Reset Endpoint 1\r
3321 AT91C_UDP_EP2             EQU (0x1 <<  2) ;- (UDP) Reset Endpoint 2\r
3322 AT91C_UDP_EP3             EQU (0x1 <<  3) ;- (UDP) Reset Endpoint 3\r
3323 AT91C_UDP_EP4             EQU (0x1 <<  4) ;- (UDP) Reset Endpoint 4\r
3324 AT91C_UDP_EP5             EQU (0x1 <<  5) ;- (UDP) Reset Endpoint 5\r
3325 // - -------- UDP_CSR : (UDP Offset: 0x30) USB Endpoint Control and Status Register -------- \r
3326 AT91C_UDP_TXCOMP          EQU (0x1 <<  0) ;- (UDP) Generates an IN packet with data previously written in the DPR\r
3327 AT91C_UDP_RX_DATA_BK0     EQU (0x1 <<  1) ;- (UDP) Receive Data Bank 0\r
3328 AT91C_UDP_RXSETUP         EQU (0x1 <<  2) ;- (UDP) Sends STALL to the Host (Control endpoints)\r
3329 AT91C_UDP_ISOERROR        EQU (0x1 <<  3) ;- (UDP) Isochronous error (Isochronous endpoints)\r
3330 AT91C_UDP_TXPKTRDY        EQU (0x1 <<  4) ;- (UDP) Transmit Packet Ready\r
3331 AT91C_UDP_FORCESTALL      EQU (0x1 <<  5) ;- (UDP) Force Stall (used by Control, Bulk and Isochronous endpoints).\r
3332 AT91C_UDP_RX_DATA_BK1     EQU (0x1 <<  6) ;- (UDP) Receive Data Bank 1 (only used by endpoints with ping-pong attributes).\r
3333 AT91C_UDP_DIR             EQU (0x1 <<  7) ;- (UDP) Transfer Direction\r
3334 AT91C_UDP_EPTYPE          EQU (0x7 <<  8) ;- (UDP) Endpoint type\r
3335 AT91C_UDP_EPTYPE_CTRL     EQU (0x0 <<  8) ;- (UDP) Control\r
3336 AT91C_UDP_EPTYPE_ISO_OUT  EQU (0x1 <<  8) ;- (UDP) Isochronous OUT\r
3337 AT91C_UDP_EPTYPE_BULK_OUT EQU (0x2 <<  8) ;- (UDP) Bulk OUT\r
3338 AT91C_UDP_EPTYPE_INT_OUT  EQU (0x3 <<  8) ;- (UDP) Interrupt OUT\r
3339 AT91C_UDP_EPTYPE_ISO_IN   EQU (0x5 <<  8) ;- (UDP) Isochronous IN\r
3340 AT91C_UDP_EPTYPE_BULK_IN  EQU (0x6 <<  8) ;- (UDP) Bulk IN\r
3341 AT91C_UDP_EPTYPE_INT_IN   EQU (0x7 <<  8) ;- (UDP) Interrupt IN\r
3342 AT91C_UDP_DTGLE           EQU (0x1 << 11) ;- (UDP) Data Toggle\r
3343 AT91C_UDP_EPEDS           EQU (0x1 << 15) ;- (UDP) Endpoint Enable Disable\r
3344 AT91C_UDP_RXBYTECNT       EQU (0x7FF << 16) ;- (UDP) Number Of Bytes Available in the FIFO\r
3345 // - -------- UDP_TXVC : (UDP Offset: 0x74) Transceiver Control Register -------- \r
3346 AT91C_UDP_TXVDIS          EQU (0x1 <<  8) ;- (UDP) \r
3347 AT91C_UDP_PUON            EQU (0x1 <<  9) ;- (UDP) Pull-up ON\r
3348 \r
3349 // - *****************************************************************************\r
3350 // -              SOFTWARE API DEFINITION  FOR Timer Counter Channel Interface\r
3351 // - *****************************************************************************\r
3352 // - -------- TC_CCR : (TC Offset: 0x0) TC Channel Control Register -------- \r
3353 AT91C_TC_CLKEN            EQU (0x1 <<  0) ;- (TC) Counter Clock Enable Command\r
3354 AT91C_TC_CLKDIS           EQU (0x1 <<  1) ;- (TC) Counter Clock Disable Command\r
3355 AT91C_TC_SWTRG            EQU (0x1 <<  2) ;- (TC) Software Trigger Command\r
3356 // - -------- TC_CMR : (TC Offset: 0x4) TC Channel Mode Register: Capture Mode / Waveform Mode -------- \r
3357 AT91C_TC_CLKS             EQU (0x7 <<  0) ;- (TC) Clock Selection\r
3358 AT91C_TC_CLKS_TIMER_DIV1_CLOCK EQU (0x0) ;- (TC) Clock selected: TIMER_DIV1_CLOCK\r
3359 AT91C_TC_CLKS_TIMER_DIV2_CLOCK EQU (0x1) ;- (TC) Clock selected: TIMER_DIV2_CLOCK\r
3360 AT91C_TC_CLKS_TIMER_DIV3_CLOCK EQU (0x2) ;- (TC) Clock selected: TIMER_DIV3_CLOCK\r
3361 AT91C_TC_CLKS_TIMER_DIV4_CLOCK EQU (0x3) ;- (TC) Clock selected: TIMER_DIV4_CLOCK\r
3362 AT91C_TC_CLKS_TIMER_DIV5_CLOCK EQU (0x4) ;- (TC) Clock selected: TIMER_DIV5_CLOCK\r
3363 AT91C_TC_CLKS_XC0         EQU (0x5) ;- (TC) Clock selected: XC0\r
3364 AT91C_TC_CLKS_XC1         EQU (0x6) ;- (TC) Clock selected: XC1\r
3365 AT91C_TC_CLKS_XC2         EQU (0x7) ;- (TC) Clock selected: XC2\r
3366 AT91C_TC_CLKI             EQU (0x1 <<  3) ;- (TC) Clock Invert\r
3367 AT91C_TC_BURST            EQU (0x3 <<  4) ;- (TC) Burst Signal Selection\r
3368 AT91C_TC_BURST_NONE       EQU (0x0 <<  4) ;- (TC) The clock is not gated by an external signal\r
3369 AT91C_TC_BURST_XC0        EQU (0x1 <<  4) ;- (TC) XC0 is ANDed with the selected clock\r
3370 AT91C_TC_BURST_XC1        EQU (0x2 <<  4) ;- (TC) XC1 is ANDed with the selected clock\r
3371 AT91C_TC_BURST_XC2        EQU (0x3 <<  4) ;- (TC) XC2 is ANDed with the selected clock\r
3372 AT91C_TC_CPCSTOP          EQU (0x1 <<  6) ;- (TC) Counter Clock Stopped with RC Compare\r
3373 AT91C_TC_LDBSTOP          EQU (0x1 <<  6) ;- (TC) Counter Clock Stopped with RB Loading\r
3374 AT91C_TC_CPCDIS           EQU (0x1 <<  7) ;- (TC) Counter Clock Disable with RC Compare\r
3375 AT91C_TC_LDBDIS           EQU (0x1 <<  7) ;- (TC) Counter Clock Disabled with RB Loading\r
3376 AT91C_TC_ETRGEDG          EQU (0x3 <<  8) ;- (TC) External Trigger Edge Selection\r
3377 AT91C_TC_ETRGEDG_NONE     EQU (0x0 <<  8) ;- (TC) Edge: None\r
3378 AT91C_TC_ETRGEDG_RISING   EQU (0x1 <<  8) ;- (TC) Edge: rising edge\r
3379 AT91C_TC_ETRGEDG_FALLING  EQU (0x2 <<  8) ;- (TC) Edge: falling edge\r
3380 AT91C_TC_ETRGEDG_BOTH     EQU (0x3 <<  8) ;- (TC) Edge: each edge\r
3381 AT91C_TC_EEVTEDG          EQU (0x3 <<  8) ;- (TC) External Event Edge Selection\r
3382 AT91C_TC_EEVTEDG_NONE     EQU (0x0 <<  8) ;- (TC) Edge: None\r
3383 AT91C_TC_EEVTEDG_RISING   EQU (0x1 <<  8) ;- (TC) Edge: rising edge\r
3384 AT91C_TC_EEVTEDG_FALLING  EQU (0x2 <<  8) ;- (TC) Edge: falling edge\r
3385 AT91C_TC_EEVTEDG_BOTH     EQU (0x3 <<  8) ;- (TC) Edge: each edge\r
3386 AT91C_TC_EEVT             EQU (0x3 << 10) ;- (TC) External Event  Selection\r
3387 AT91C_TC_EEVT_TIOB        EQU (0x0 << 10) ;- (TC) Signal selected as external event: TIOB TIOB direction: input\r
3388 AT91C_TC_EEVT_XC0         EQU (0x1 << 10) ;- (TC) Signal selected as external event: XC0 TIOB direction: output\r
3389 AT91C_TC_EEVT_XC1         EQU (0x2 << 10) ;- (TC) Signal selected as external event: XC1 TIOB direction: output\r
3390 AT91C_TC_EEVT_XC2         EQU (0x3 << 10) ;- (TC) Signal selected as external event: XC2 TIOB direction: output\r
3391 AT91C_TC_ABETRG           EQU (0x1 << 10) ;- (TC) TIOA or TIOB External Trigger Selection\r
3392 AT91C_TC_ENETRG           EQU (0x1 << 12) ;- (TC) External Event Trigger enable\r
3393 AT91C_TC_WAVESEL          EQU (0x3 << 13) ;- (TC) Waveform  Selection\r
3394 AT91C_TC_WAVESEL_UP       EQU (0x0 << 13) ;- (TC) UP mode without atomatic trigger on RC Compare\r
3395 AT91C_TC_WAVESEL_UPDOWN   EQU (0x1 << 13) ;- (TC) UPDOWN mode without automatic trigger on RC Compare\r
3396 AT91C_TC_WAVESEL_UP_AUTO  EQU (0x2 << 13) ;- (TC) UP mode with automatic trigger on RC Compare\r
3397 AT91C_TC_WAVESEL_UPDOWN_AUTO EQU (0x3 << 13) ;- (TC) UPDOWN mode with automatic trigger on RC Compare\r
3398 AT91C_TC_CPCTRG           EQU (0x1 << 14) ;- (TC) RC Compare Trigger Enable\r
3399 AT91C_TC_WAVE             EQU (0x1 << 15) ;- (TC) \r
3400 AT91C_TC_ACPA             EQU (0x3 << 16) ;- (TC) RA Compare Effect on TIOA\r
3401 AT91C_TC_ACPA_NONE        EQU (0x0 << 16) ;- (TC) Effect: none\r
3402 AT91C_TC_ACPA_SET         EQU (0x1 << 16) ;- (TC) Effect: set\r
3403 AT91C_TC_ACPA_CLEAR       EQU (0x2 << 16) ;- (TC) Effect: clear\r
3404 AT91C_TC_ACPA_TOGGLE      EQU (0x3 << 16) ;- (TC) Effect: toggle\r
3405 AT91C_TC_LDRA             EQU (0x3 << 16) ;- (TC) RA Loading Selection\r
3406 AT91C_TC_LDRA_NONE        EQU (0x0 << 16) ;- (TC) Edge: None\r
3407 AT91C_TC_LDRA_RISING      EQU (0x1 << 16) ;- (TC) Edge: rising edge of TIOA\r
3408 AT91C_TC_LDRA_FALLING     EQU (0x2 << 16) ;- (TC) Edge: falling edge of TIOA\r
3409 AT91C_TC_LDRA_BOTH        EQU (0x3 << 16) ;- (TC) Edge: each edge of TIOA\r
3410 AT91C_TC_ACPC             EQU (0x3 << 18) ;- (TC) RC Compare Effect on TIOA\r
3411 AT91C_TC_ACPC_NONE        EQU (0x0 << 18) ;- (TC) Effect: none\r
3412 AT91C_TC_ACPC_SET         EQU (0x1 << 18) ;- (TC) Effect: set\r
3413 AT91C_TC_ACPC_CLEAR       EQU (0x2 << 18) ;- (TC) Effect: clear\r
3414 AT91C_TC_ACPC_TOGGLE      EQU (0x3 << 18) ;- (TC) Effect: toggle\r
3415 AT91C_TC_LDRB             EQU (0x3 << 18) ;- (TC) RB Loading Selection\r
3416 AT91C_TC_LDRB_NONE        EQU (0x0 << 18) ;- (TC) Edge: None\r
3417 AT91C_TC_LDRB_RISING      EQU (0x1 << 18) ;- (TC) Edge: rising edge of TIOA\r
3418 AT91C_TC_LDRB_FALLING     EQU (0x2 << 18) ;- (TC) Edge: falling edge of TIOA\r
3419 AT91C_TC_LDRB_BOTH        EQU (0x3 << 18) ;- (TC) Edge: each edge of TIOA\r
3420 AT91C_TC_AEEVT            EQU (0x3 << 20) ;- (TC) External Event Effect on TIOA\r
3421 AT91C_TC_AEEVT_NONE       EQU (0x0 << 20) ;- (TC) Effect: none\r
3422 AT91C_TC_AEEVT_SET        EQU (0x1 << 20) ;- (TC) Effect: set\r
3423 AT91C_TC_AEEVT_CLEAR      EQU (0x2 << 20) ;- (TC) Effect: clear\r
3424 AT91C_TC_AEEVT_TOGGLE     EQU (0x3 << 20) ;- (TC) Effect: toggle\r
3425 AT91C_TC_ASWTRG           EQU (0x3 << 22) ;- (TC) Software Trigger Effect on TIOA\r
3426 AT91C_TC_ASWTRG_NONE      EQU (0x0 << 22) ;- (TC) Effect: none\r
3427 AT91C_TC_ASWTRG_SET       EQU (0x1 << 22) ;- (TC) Effect: set\r
3428 AT91C_TC_ASWTRG_CLEAR     EQU (0x2 << 22) ;- (TC) Effect: clear\r
3429 AT91C_TC_ASWTRG_TOGGLE    EQU (0x3 << 22) ;- (TC) Effect: toggle\r
3430 AT91C_TC_BCPB             EQU (0x3 << 24) ;- (TC) RB Compare Effect on TIOB\r
3431 AT91C_TC_BCPB_NONE        EQU (0x0 << 24) ;- (TC) Effect: none\r
3432 AT91C_TC_BCPB_SET         EQU (0x1 << 24) ;- (TC) Effect: set\r
3433 AT91C_TC_BCPB_CLEAR       EQU (0x2 << 24) ;- (TC) Effect: clear\r
3434 AT91C_TC_BCPB_TOGGLE      EQU (0x3 << 24) ;- (TC) Effect: toggle\r
3435 AT91C_TC_BCPC             EQU (0x3 << 26) ;- (TC) RC Compare Effect on TIOB\r
3436 AT91C_TC_BCPC_NONE        EQU (0x0 << 26) ;- (TC) Effect: none\r
3437 AT91C_TC_BCPC_SET         EQU (0x1 << 26) ;- (TC) Effect: set\r
3438 AT91C_TC_BCPC_CLEAR       EQU (0x2 << 26) ;- (TC) Effect: clear\r
3439 AT91C_TC_BCPC_TOGGLE      EQU (0x3 << 26) ;- (TC) Effect: toggle\r
3440 AT91C_TC_BEEVT            EQU (0x3 << 28) ;- (TC) External Event Effect on TIOB\r
3441 AT91C_TC_BEEVT_NONE       EQU (0x0 << 28) ;- (TC) Effect: none\r
3442 AT91C_TC_BEEVT_SET        EQU (0x1 << 28) ;- (TC) Effect: set\r
3443 AT91C_TC_BEEVT_CLEAR      EQU (0x2 << 28) ;- (TC) Effect: clear\r
3444 AT91C_TC_BEEVT_TOGGLE     EQU (0x3 << 28) ;- (TC) Effect: toggle\r
3445 AT91C_TC_BSWTRG           EQU (0x3 << 30) ;- (TC) Software Trigger Effect on TIOB\r
3446 AT91C_TC_BSWTRG_NONE      EQU (0x0 << 30) ;- (TC) Effect: none\r
3447 AT91C_TC_BSWTRG_SET       EQU (0x1 << 30) ;- (TC) Effect: set\r
3448 AT91C_TC_BSWTRG_CLEAR     EQU (0x2 << 30) ;- (TC) Effect: clear\r
3449 AT91C_TC_BSWTRG_TOGGLE    EQU (0x3 << 30) ;- (TC) Effect: toggle\r
3450 // - -------- TC_SR : (TC Offset: 0x20) TC Channel Status Register -------- \r
3451 AT91C_TC_COVFS            EQU (0x1 <<  0) ;- (TC) Counter Overflow\r
3452 AT91C_TC_LOVRS            EQU (0x1 <<  1) ;- (TC) Load Overrun\r
3453 AT91C_TC_CPAS             EQU (0x1 <<  2) ;- (TC) RA Compare\r
3454 AT91C_TC_CPBS             EQU (0x1 <<  3) ;- (TC) RB Compare\r
3455 AT91C_TC_CPCS             EQU (0x1 <<  4) ;- (TC) RC Compare\r
3456 AT91C_TC_LDRAS            EQU (0x1 <<  5) ;- (TC) RA Loading\r
3457 AT91C_TC_LDRBS            EQU (0x1 <<  6) ;- (TC) RB Loading\r
3458 AT91C_TC_ETRGS            EQU (0x1 <<  7) ;- (TC) External Trigger\r
3459 AT91C_TC_CLKSTA           EQU (0x1 << 16) ;- (TC) Clock Enabling\r
3460 AT91C_TC_MTIOA            EQU (0x1 << 17) ;- (TC) TIOA Mirror\r
3461 AT91C_TC_MTIOB            EQU (0x1 << 18) ;- (TC) TIOA Mirror\r
3462 // - -------- TC_IER : (TC Offset: 0x24) TC Channel Interrupt Enable Register -------- \r
3463 // - -------- TC_IDR : (TC Offset: 0x28) TC Channel Interrupt Disable Register -------- \r
3464 // - -------- TC_IMR : (TC Offset: 0x2c) TC Channel Interrupt Mask Register -------- \r
3465 \r
3466 // - *****************************************************************************\r
3467 // -              SOFTWARE API DEFINITION  FOR Timer Counter Interface\r
3468 // - *****************************************************************************\r
3469 // - -------- TCB_BCR : (TCB Offset: 0xc0) TC Block Control Register -------- \r
3470 AT91C_TCB_SYNC            EQU (0x1 <<  0) ;- (TCB) Synchro Command\r
3471 // - -------- TCB_BMR : (TCB Offset: 0xc4) TC Block Mode Register -------- \r
3472 AT91C_TCB_TC0XC0S         EQU (0x3 <<  0) ;- (TCB) External Clock Signal 0 Selection\r
3473 AT91C_TCB_TC0XC0S_TCLK0   EQU (0x0) ;- (TCB) TCLK0 connected to XC0\r
3474 AT91C_TCB_TC0XC0S_NONE    EQU (0x1) ;- (TCB) None signal connected to XC0\r
3475 AT91C_TCB_TC0XC0S_TIOA1   EQU (0x2) ;- (TCB) TIOA1 connected to XC0\r
3476 AT91C_TCB_TC0XC0S_TIOA2   EQU (0x3) ;- (TCB) TIOA2 connected to XC0\r
3477 AT91C_TCB_TC1XC1S         EQU (0x3 <<  2) ;- (TCB) External Clock Signal 1 Selection\r
3478 AT91C_TCB_TC1XC1S_TCLK1   EQU (0x0 <<  2) ;- (TCB) TCLK1 connected to XC1\r
3479 AT91C_TCB_TC1XC1S_NONE    EQU (0x1 <<  2) ;- (TCB) None signal connected to XC1\r
3480 AT91C_TCB_TC1XC1S_TIOA0   EQU (0x2 <<  2) ;- (TCB) TIOA0 connected to XC1\r
3481 AT91C_TCB_TC1XC1S_TIOA2   EQU (0x3 <<  2) ;- (TCB) TIOA2 connected to XC1\r
3482 AT91C_TCB_TC2XC2S         EQU (0x3 <<  4) ;- (TCB) External Clock Signal 2 Selection\r
3483 AT91C_TCB_TC2XC2S_TCLK2   EQU (0x0 <<  4) ;- (TCB) TCLK2 connected to XC2\r
3484 AT91C_TCB_TC2XC2S_NONE    EQU (0x1 <<  4) ;- (TCB) None signal connected to XC2\r
3485 AT91C_TCB_TC2XC2S_TIOA0   EQU (0x2 <<  4) ;- (TCB) TIOA0 connected to XC2\r
3486 AT91C_TCB_TC2XC2S_TIOA1   EQU (0x3 <<  4) ;- (TCB) TIOA2 connected to XC2\r
3487 \r
3488 // - *****************************************************************************\r
3489 // -              SOFTWARE API DEFINITION  FOR Control Area Network MailBox Interface\r
3490 // - *****************************************************************************\r
3491 // - -------- CAN_MMR : (CAN_MB Offset: 0x0) CAN Message Mode Register -------- \r
3492 AT91C_CAN_MTIMEMARK       EQU (0xFFFF <<  0) ;- (CAN_MB) Mailbox Timemark\r
3493 AT91C_CAN_PRIOR           EQU (0xF << 16) ;- (CAN_MB) Mailbox Priority\r
3494 AT91C_CAN_MOT             EQU (0x7 << 24) ;- (CAN_MB) Mailbox Object Type\r
3495 AT91C_CAN_MOT_DIS         EQU (0x0 << 24) ;- (CAN_MB) \r
3496 AT91C_CAN_MOT_RX          EQU (0x1 << 24) ;- (CAN_MB) \r
3497 AT91C_CAN_MOT_RXOVERWRITE EQU (0x2 << 24) ;- (CAN_MB) \r
3498 AT91C_CAN_MOT_TX          EQU (0x3 << 24) ;- (CAN_MB) \r
3499 AT91C_CAN_MOT_CONSUMER    EQU (0x4 << 24) ;- (CAN_MB) \r
3500 AT91C_CAN_MOT_PRODUCER    EQU (0x5 << 24) ;- (CAN_MB) \r
3501 // - -------- CAN_MAM : (CAN_MB Offset: 0x4) CAN Message Acceptance Mask Register -------- \r
3502 AT91C_CAN_MIDvB           EQU (0x3FFFF <<  0) ;- (CAN_MB) Complementary bits for identifier in extended mode\r
3503 AT91C_CAN_MIDvA           EQU (0x7FF << 18) ;- (CAN_MB) Identifier for standard frame mode\r
3504 AT91C_CAN_MIDE            EQU (0x1 << 29) ;- (CAN_MB) Identifier Version\r
3505 // - -------- CAN_MID : (CAN_MB Offset: 0x8) CAN Message ID Register -------- \r
3506 // - -------- CAN_MFID : (CAN_MB Offset: 0xc) CAN Message Family ID Register -------- \r
3507 // - -------- CAN_MSR : (CAN_MB Offset: 0x10) CAN Message Status Register -------- \r
3508 AT91C_CAN_MTIMESTAMP      EQU (0xFFFF <<  0) ;- (CAN_MB) Timer Value\r
3509 AT91C_CAN_MDLC            EQU (0xF << 16) ;- (CAN_MB) Mailbox Data Length Code\r
3510 AT91C_CAN_MRTR            EQU (0x1 << 20) ;- (CAN_MB) Mailbox Remote Transmission Request\r
3511 AT91C_CAN_MABT            EQU (0x1 << 22) ;- (CAN_MB) Mailbox Message Abort\r
3512 AT91C_CAN_MRDY            EQU (0x1 << 23) ;- (CAN_MB) Mailbox Ready\r
3513 AT91C_CAN_MMI             EQU (0x1 << 24) ;- (CAN_MB) Mailbox Message Ignored\r
3514 // - -------- CAN_MDL : (CAN_MB Offset: 0x14) CAN Message Data Low Register -------- \r
3515 // - -------- CAN_MDH : (CAN_MB Offset: 0x18) CAN Message Data High Register -------- \r
3516 // - -------- CAN_MCR : (CAN_MB Offset: 0x1c) CAN Message Control Register -------- \r
3517 AT91C_CAN_MACR            EQU (0x1 << 22) ;- (CAN_MB) Abort Request for Mailbox\r
3518 AT91C_CAN_MTCR            EQU (0x1 << 23) ;- (CAN_MB) Mailbox Transfer Command\r
3519 \r
3520 // - *****************************************************************************\r
3521 // -              SOFTWARE API DEFINITION  FOR Control Area Network Interface\r
3522 // - *****************************************************************************\r
3523 // - -------- CAN_MR : (CAN Offset: 0x0) CAN Mode Register -------- \r
3524 AT91C_CAN_CANEN           EQU (0x1 <<  0) ;- (CAN) CAN Controller Enable\r
3525 AT91C_CAN_LPM             EQU (0x1 <<  1) ;- (CAN) Disable/Enable Low Power Mode\r
3526 AT91C_CAN_ABM             EQU (0x1 <<  2) ;- (CAN) Disable/Enable Autobaud/Listen Mode\r
3527 AT91C_CAN_OVL             EQU (0x1 <<  3) ;- (CAN) Disable/Enable Overload Frame\r
3528 AT91C_CAN_TEOF            EQU (0x1 <<  4) ;- (CAN) Time Stamp messages at each end of Frame\r
3529 AT91C_CAN_TTM             EQU (0x1 <<  5) ;- (CAN) Disable/Enable Time Trigger Mode\r
3530 AT91C_CAN_TIMFRZ          EQU (0x1 <<  6) ;- (CAN) Enable Timer Freeze\r
3531 AT91C_CAN_DRPT            EQU (0x1 <<  7) ;- (CAN) Disable Repeat\r
3532 // - -------- CAN_IER : (CAN Offset: 0x4) CAN Interrupt Enable Register -------- \r
3533 AT91C_CAN_MB0             EQU (0x1 <<  0) ;- (CAN) Mailbox 0 Flag\r
3534 AT91C_CAN_MB1             EQU (0x1 <<  1) ;- (CAN) Mailbox 1 Flag\r
3535 AT91C_CAN_MB2             EQU (0x1 <<  2) ;- (CAN) Mailbox 2 Flag\r
3536 AT91C_CAN_MB3             EQU (0x1 <<  3) ;- (CAN) Mailbox 3 Flag\r
3537 AT91C_CAN_MB4             EQU (0x1 <<  4) ;- (CAN) Mailbox 4 Flag\r
3538 AT91C_CAN_MB5             EQU (0x1 <<  5) ;- (CAN) Mailbox 5 Flag\r
3539 AT91C_CAN_MB6             EQU (0x1 <<  6) ;- (CAN) Mailbox 6 Flag\r
3540 AT91C_CAN_MB7             EQU (0x1 <<  7) ;- (CAN) Mailbox 7 Flag\r
3541 AT91C_CAN_MB8             EQU (0x1 <<  8) ;- (CAN) Mailbox 8 Flag\r
3542 AT91C_CAN_MB9             EQU (0x1 <<  9) ;- (CAN) Mailbox 9 Flag\r
3543 AT91C_CAN_MB10            EQU (0x1 << 10) ;- (CAN) Mailbox 10 Flag\r
3544 AT91C_CAN_MB11            EQU (0x1 << 11) ;- (CAN) Mailbox 11 Flag\r
3545 AT91C_CAN_MB12            EQU (0x1 << 12) ;- (CAN) Mailbox 12 Flag\r
3546 AT91C_CAN_MB13            EQU (0x1 << 13) ;- (CAN) Mailbox 13 Flag\r
3547 AT91C_CAN_MB14            EQU (0x1 << 14) ;- (CAN) Mailbox 14 Flag\r
3548 AT91C_CAN_MB15            EQU (0x1 << 15) ;- (CAN) Mailbox 15 Flag\r
3549 AT91C_CAN_ERRA            EQU (0x1 << 16) ;- (CAN) Error Active Mode Flag\r
3550 AT91C_CAN_WARN            EQU (0x1 << 17) ;- (CAN) Warning Limit Flag\r
3551 AT91C_CAN_ERRP            EQU (0x1 << 18) ;- (CAN) Error Passive Mode Flag\r
3552 AT91C_CAN_BOFF            EQU (0x1 << 19) ;- (CAN) Bus Off Mode Flag\r
3553 AT91C_CAN_SLEEP           EQU (0x1 << 20) ;- (CAN) Sleep Flag\r
3554 AT91C_CAN_WAKEUP          EQU (0x1 << 21) ;- (CAN) Wakeup Flag\r
3555 AT91C_CAN_TOVF            EQU (0x1 << 22) ;- (CAN) Timer Overflow Flag\r
3556 AT91C_CAN_TSTP            EQU (0x1 << 23) ;- (CAN) Timestamp Flag\r
3557 AT91C_CAN_CERR            EQU (0x1 << 24) ;- (CAN) CRC Error\r
3558 AT91C_CAN_SERR            EQU (0x1 << 25) ;- (CAN) Stuffing Error\r
3559 AT91C_CAN_AERR            EQU (0x1 << 26) ;- (CAN) Acknowledgment Error\r
3560 AT91C_CAN_FERR            EQU (0x1 << 27) ;- (CAN) Form Error\r
3561 AT91C_CAN_BERR            EQU (0x1 << 28) ;- (CAN) Bit Error\r
3562 // - -------- CAN_IDR : (CAN Offset: 0x8) CAN Interrupt Disable Register -------- \r
3563 // - -------- CAN_IMR : (CAN Offset: 0xc) CAN Interrupt Mask Register -------- \r
3564 // - -------- CAN_SR : (CAN Offset: 0x10) CAN Status Register -------- \r
3565 AT91C_CAN_RBSY            EQU (0x1 << 29) ;- (CAN) Receiver Busy\r
3566 AT91C_CAN_TBSY            EQU (0x1 << 30) ;- (CAN) Transmitter Busy\r
3567 AT91C_CAN_OVLY            EQU (0x1 << 31) ;- (CAN) Overload Busy\r
3568 // - -------- CAN_BR : (CAN Offset: 0x14) CAN Baudrate Register -------- \r
3569 AT91C_CAN_PHASE2          EQU (0x7 <<  0) ;- (CAN) Phase 2 segment\r
3570 AT91C_CAN_PHASE1          EQU (0x7 <<  4) ;- (CAN) Phase 1 segment\r
3571 AT91C_CAN_PROPAG          EQU (0x7 <<  8) ;- (CAN) Programmation time segment\r
3572 AT91C_CAN_SYNC            EQU (0x3 << 12) ;- (CAN) Re-synchronization jump width segment\r
3573 AT91C_CAN_BRP             EQU (0x7F << 16) ;- (CAN) Baudrate Prescaler\r
3574 AT91C_CAN_SMP             EQU (0x1 << 24) ;- (CAN) Sampling mode\r
3575 // - -------- CAN_TIM : (CAN Offset: 0x18) CAN Timer Register -------- \r
3576 AT91C_CAN_TIMER           EQU (0xFFFF <<  0) ;- (CAN) Timer field\r
3577 // - -------- CAN_TIMESTP : (CAN Offset: 0x1c) CAN Timestamp Register -------- \r
3578 // - -------- CAN_ECR : (CAN Offset: 0x20) CAN Error Counter Register -------- \r
3579 AT91C_CAN_REC             EQU (0xFF <<  0) ;- (CAN) Receive Error Counter\r
3580 AT91C_CAN_TEC             EQU (0xFF << 16) ;- (CAN) Transmit Error Counter\r
3581 // - -------- CAN_TCR : (CAN Offset: 0x24) CAN Transfer Command Register -------- \r
3582 AT91C_CAN_TIMRST          EQU (0x1 << 31) ;- (CAN) Timer Reset Field\r
3583 // - -------- CAN_ACR : (CAN Offset: 0x28) CAN Abort Command Register -------- \r
3584 \r
3585 // - *****************************************************************************\r
3586 // -              SOFTWARE API DEFINITION  FOR Ethernet MAC 10/100\r
3587 // - *****************************************************************************\r
3588 // - -------- EMAC_NCR : (EMAC Offset: 0x0)  -------- \r
3589 AT91C_EMAC_LB             EQU (0x1 <<  0) ;- (EMAC) Loopback. Optional. When set, loopback signal is at high level.\r
3590 AT91C_EMAC_LLB            EQU (0x1 <<  1) ;- (EMAC) Loopback local. \r
3591 AT91C_EMAC_RE             EQU (0x1 <<  2) ;- (EMAC) Receive enable. \r
3592 AT91C_EMAC_TE             EQU (0x1 <<  3) ;- (EMAC) Transmit enable. \r
3593 AT91C_EMAC_MPE            EQU (0x1 <<  4) ;- (EMAC) Management port enable. \r
3594 AT91C_EMAC_CLRSTAT        EQU (0x1 <<  5) ;- (EMAC) Clear statistics registers. \r
3595 AT91C_EMAC_INCSTAT        EQU (0x1 <<  6) ;- (EMAC) Increment statistics registers. \r
3596 AT91C_EMAC_WESTAT         EQU (0x1 <<  7) ;- (EMAC) Write enable for statistics registers. \r
3597 AT91C_EMAC_BP             EQU (0x1 <<  8) ;- (EMAC) Back pressure. \r
3598 AT91C_EMAC_TSTART         EQU (0x1 <<  9) ;- (EMAC) Start Transmission. \r
3599 AT91C_EMAC_THALT          EQU (0x1 << 10) ;- (EMAC) Transmission Halt. \r
3600 AT91C_EMAC_TPFR           EQU (0x1 << 11) ;- (EMAC) Transmit pause frame \r
3601 AT91C_EMAC_TZQ            EQU (0x1 << 12) ;- (EMAC) Transmit zero quantum pause frame\r
3602 // - -------- EMAC_NCFGR : (EMAC Offset: 0x4) Network Configuration Register -------- \r
3603 AT91C_EMAC_SPD            EQU (0x1 <<  0) ;- (EMAC) Speed. \r
3604 AT91C_EMAC_FD             EQU (0x1 <<  1) ;- (EMAC) Full duplex. \r
3605 AT91C_EMAC_JFRAME         EQU (0x1 <<  3) ;- (EMAC) Jumbo Frames. \r
3606 AT91C_EMAC_CAF            EQU (0x1 <<  4) ;- (EMAC) Copy all frames. \r
3607 AT91C_EMAC_NBC            EQU (0x1 <<  5) ;- (EMAC) No broadcast. \r
3608 AT91C_EMAC_MTI            EQU (0x1 <<  6) ;- (EMAC) Multicast hash event enable\r
3609 AT91C_EMAC_UNI            EQU (0x1 <<  7) ;- (EMAC) Unicast hash enable. \r
3610 AT91C_EMAC_BIG            EQU (0x1 <<  8) ;- (EMAC) Receive 1522 bytes. \r
3611 AT91C_EMAC_EAE            EQU (0x1 <<  9) ;- (EMAC) External address match enable. \r
3612 AT91C_EMAC_CLK            EQU (0x3 << 10) ;- (EMAC) \r
3613 AT91C_EMAC_CLK_HCLK_8     EQU (0x0 << 10) ;- (EMAC) HCLK divided by 8\r
3614 AT91C_EMAC_CLK_HCLK_16    EQU (0x1 << 10) ;- (EMAC) HCLK divided by 16\r
3615 AT91C_EMAC_CLK_HCLK_32    EQU (0x2 << 10) ;- (EMAC) HCLK divided by 32\r
3616 AT91C_EMAC_CLK_HCLK_64    EQU (0x3 << 10) ;- (EMAC) HCLK divided by 64\r
3617 AT91C_EMAC_RTY            EQU (0x1 << 12) ;- (EMAC) \r
3618 AT91C_EMAC_PAE            EQU (0x1 << 13) ;- (EMAC) \r
3619 AT91C_EMAC_RBOF           EQU (0x3 << 14) ;- (EMAC) \r
3620 AT91C_EMAC_RBOF_OFFSET_0  EQU (0x0 << 14) ;- (EMAC) no offset from start of receive buffer\r
3621 AT91C_EMAC_RBOF_OFFSET_1  EQU (0x1 << 14) ;- (EMAC) one byte offset from start of receive buffer\r
3622 AT91C_EMAC_RBOF_OFFSET_2  EQU (0x2 << 14) ;- (EMAC) two bytes offset from start of receive buffer\r
3623 AT91C_EMAC_RBOF_OFFSET_3  EQU (0x3 << 14) ;- (EMAC) three bytes offset from start of receive buffer\r
3624 AT91C_EMAC_RLCE           EQU (0x1 << 16) ;- (EMAC) Receive Length field Checking Enable\r
3625 AT91C_EMAC_DRFCS          EQU (0x1 << 17) ;- (EMAC) Discard Receive FCS\r
3626 AT91C_EMAC_EFRHD          EQU (0x1 << 18) ;- (EMAC) \r
3627 AT91C_EMAC_IRXFCS         EQU (0x1 << 19) ;- (EMAC) Ignore RX FCS\r
3628 // - -------- EMAC_NSR : (EMAC Offset: 0x8) Network Status Register -------- \r
3629 AT91C_EMAC_LINKR          EQU (0x1 <<  0) ;- (EMAC) \r
3630 AT91C_EMAC_MDIO           EQU (0x1 <<  1) ;- (EMAC) \r
3631 AT91C_EMAC_IDLE           EQU (0x1 <<  2) ;- (EMAC) \r
3632 // - -------- EMAC_TSR : (EMAC Offset: 0x14) Transmit Status Register -------- \r
3633 AT91C_EMAC_UBR            EQU (0x1 <<  0) ;- (EMAC) \r
3634 AT91C_EMAC_COL            EQU (0x1 <<  1) ;- (EMAC) \r
3635 AT91C_EMAC_RLES           EQU (0x1 <<  2) ;- (EMAC) \r
3636 AT91C_EMAC_TGO            EQU (0x1 <<  3) ;- (EMAC) Transmit Go\r
3637 AT91C_EMAC_BEX            EQU (0x1 <<  4) ;- (EMAC) Buffers exhausted mid frame\r
3638 AT91C_EMAC_COMP           EQU (0x1 <<  5) ;- (EMAC) \r
3639 AT91C_EMAC_UND            EQU (0x1 <<  6) ;- (EMAC) \r
3640 // - -------- EMAC_RSR : (EMAC Offset: 0x20) Receive Status Register -------- \r
3641 AT91C_EMAC_BNA            EQU (0x1 <<  0) ;- (EMAC) \r
3642 AT91C_EMAC_REC            EQU (0x1 <<  1) ;- (EMAC) \r
3643 AT91C_EMAC_OVR            EQU (0x1 <<  2) ;- (EMAC) \r
3644 // - -------- EMAC_ISR : (EMAC Offset: 0x24) Interrupt Status Register -------- \r
3645 AT91C_EMAC_MFD            EQU (0x1 <<  0) ;- (EMAC) \r
3646 AT91C_EMAC_RCOMP          EQU (0x1 <<  1) ;- (EMAC) \r
3647 AT91C_EMAC_RXUBR          EQU (0x1 <<  2) ;- (EMAC) \r
3648 AT91C_EMAC_TXUBR          EQU (0x1 <<  3) ;- (EMAC) \r
3649 AT91C_EMAC_TUNDR          EQU (0x1 <<  4) ;- (EMAC) \r
3650 AT91C_EMAC_RLEX           EQU (0x1 <<  5) ;- (EMAC) \r
3651 AT91C_EMAC_TXERR          EQU (0x1 <<  6) ;- (EMAC) \r
3652 AT91C_EMAC_TCOMP          EQU (0x1 <<  7) ;- (EMAC) \r
3653 AT91C_EMAC_LINK           EQU (0x1 <<  9) ;- (EMAC) \r
3654 AT91C_EMAC_ROVR           EQU (0x1 << 10) ;- (EMAC) \r
3655 AT91C_EMAC_HRESP          EQU (0x1 << 11) ;- (EMAC) \r
3656 AT91C_EMAC_PFRE           EQU (0x1 << 12) ;- (EMAC) \r
3657 AT91C_EMAC_PTZ            EQU (0x1 << 13) ;- (EMAC) \r
3658 // - -------- EMAC_IER : (EMAC Offset: 0x28) Interrupt Enable Register -------- \r
3659 // - -------- EMAC_IDR : (EMAC Offset: 0x2c) Interrupt Disable Register -------- \r
3660 // - -------- EMAC_IMR : (EMAC Offset: 0x30) Interrupt Mask Register -------- \r
3661 // - -------- EMAC_MAN : (EMAC Offset: 0x34) PHY Maintenance Register -------- \r
3662 AT91C_EMAC_DATA           EQU (0xFFFF <<  0) ;- (EMAC) \r
3663 AT91C_EMAC_CODE           EQU (0x3 << 16) ;- (EMAC) \r
3664 AT91C_EMAC_REGA           EQU (0x1F << 18) ;- (EMAC) \r
3665 AT91C_EMAC_PHYA           EQU (0x1F << 23) ;- (EMAC) \r
3666 AT91C_EMAC_RW             EQU (0x3 << 28) ;- (EMAC) \r
3667 AT91C_EMAC_SOF            EQU (0x3 << 30) ;- (EMAC) \r
3668 // - -------- EMAC_USRIO : (EMAC Offset: 0xc0) USER Input Output Register -------- \r
3669 AT91C_EMAC_RMII           EQU (0x1 <<  0) ;- (EMAC) Reduce MII\r
3670 // - -------- EMAC_WOL : (EMAC Offset: 0xc4) Wake On LAN Register -------- \r
3671 AT91C_EMAC_IP             EQU (0xFFFF <<  0) ;- (EMAC) ARP request IP address\r
3672 AT91C_EMAC_MAG            EQU (0x1 << 16) ;- (EMAC) Magic packet event enable\r
3673 AT91C_EMAC_ARP            EQU (0x1 << 17) ;- (EMAC) ARP request event enable\r
3674 AT91C_EMAC_SA1            EQU (0x1 << 18) ;- (EMAC) Specific address register 1 event enable\r
3675 // - -------- EMAC_REV : (EMAC Offset: 0xfc) Revision Register -------- \r
3676 AT91C_EMAC_REVREF         EQU (0xFFFF <<  0) ;- (EMAC) \r
3677 AT91C_EMAC_PARTREF        EQU (0xFFFF << 16) ;- (EMAC) \r
3678 \r
3679 // - *****************************************************************************\r
3680 // -              SOFTWARE API DEFINITION  FOR Analog to Digital Convertor\r
3681 // - *****************************************************************************\r
3682 // - -------- ADC_CR : (ADC Offset: 0x0) ADC Control Register -------- \r
3683 AT91C_ADC_SWRST           EQU (0x1 <<  0) ;- (ADC) Software Reset\r
3684 AT91C_ADC_START           EQU (0x1 <<  1) ;- (ADC) Start Conversion\r
3685 // - -------- ADC_MR : (ADC Offset: 0x4) ADC Mode Register -------- \r
3686 AT91C_ADC_TRGEN           EQU (0x1 <<  0) ;- (ADC) Trigger Enable\r
3687 AT91C_ADC_TRGEN_DIS       EQU (0x0) ;- (ADC) Hradware triggers are disabled. Starting a conversion is only possible by software\r
3688 AT91C_ADC_TRGEN_EN        EQU (0x1) ;- (ADC) Hardware trigger selected by TRGSEL field is enabled.\r
3689 AT91C_ADC_TRGSEL          EQU (0x7 <<  1) ;- (ADC) Trigger Selection\r
3690 AT91C_ADC_TRGSEL_TIOA0    EQU (0x0 <<  1) ;- (ADC) Selected TRGSEL = TIAO0\r
3691 AT91C_ADC_TRGSEL_TIOA1    EQU (0x1 <<  1) ;- (ADC) Selected TRGSEL = TIAO1\r
3692 AT91C_ADC_TRGSEL_TIOA2    EQU (0x2 <<  1) ;- (ADC) Selected TRGSEL = TIAO2\r
3693 AT91C_ADC_TRGSEL_TIOA3    EQU (0x3 <<  1) ;- (ADC) Selected TRGSEL = TIAO3\r
3694 AT91C_ADC_TRGSEL_TIOA4    EQU (0x4 <<  1) ;- (ADC) Selected TRGSEL = TIAO4\r
3695 AT91C_ADC_TRGSEL_TIOA5    EQU (0x5 <<  1) ;- (ADC) Selected TRGSEL = TIAO5\r
3696 AT91C_ADC_TRGSEL_EXT      EQU (0x6 <<  1) ;- (ADC) Selected TRGSEL = External Trigger\r
3697 AT91C_ADC_LOWRES          EQU (0x1 <<  4) ;- (ADC) Resolution.\r
3698 AT91C_ADC_LOWRES_10_BIT   EQU (0x0 <<  4) ;- (ADC) 10-bit resolution\r
3699 AT91C_ADC_LOWRES_8_BIT    EQU (0x1 <<  4) ;- (ADC) 8-bit resolution\r
3700 AT91C_ADC_SLEEP           EQU (0x1 <<  5) ;- (ADC) Sleep Mode\r
3701 AT91C_ADC_SLEEP_NORMAL_MODE EQU (0x0 <<  5) ;- (ADC) Normal Mode\r
3702 AT91C_ADC_SLEEP_MODE      EQU (0x1 <<  5) ;- (ADC) Sleep Mode\r
3703 AT91C_ADC_PRESCAL         EQU (0x3F <<  8) ;- (ADC) Prescaler rate selection\r
3704 AT91C_ADC_STARTUP         EQU (0x1F << 16) ;- (ADC) Startup Time\r
3705 AT91C_ADC_SHTIM           EQU (0xF << 24) ;- (ADC) Sample & Hold Time\r
3706 // - --------   ADC_CHER : (ADC Offset: 0x10) ADC Channel Enable Register -------- \r
3707 AT91C_ADC_CH0             EQU (0x1 <<  0) ;- (ADC) Channel 0\r
3708 AT91C_ADC_CH1             EQU (0x1 <<  1) ;- (ADC) Channel 1\r
3709 AT91C_ADC_CH2             EQU (0x1 <<  2) ;- (ADC) Channel 2\r
3710 AT91C_ADC_CH3             EQU (0x1 <<  3) ;- (ADC) Channel 3\r
3711 AT91C_ADC_CH4             EQU (0x1 <<  4) ;- (ADC) Channel 4\r
3712 AT91C_ADC_CH5             EQU (0x1 <<  5) ;- (ADC) Channel 5\r
3713 AT91C_ADC_CH6             EQU (0x1 <<  6) ;- (ADC) Channel 6\r
3714 AT91C_ADC_CH7             EQU (0x1 <<  7) ;- (ADC) Channel 7\r
3715 // - --------   ADC_CHDR : (ADC Offset: 0x14) ADC Channel Disable Register -------- \r
3716 // - --------   ADC_CHSR : (ADC Offset: 0x18) ADC Channel Status Register -------- \r
3717 // - -------- ADC_SR : (ADC Offset: 0x1c) ADC Status Register -------- \r
3718 AT91C_ADC_EOC0            EQU (0x1 <<  0) ;- (ADC) End of Conversion\r
3719 AT91C_ADC_EOC1            EQU (0x1 <<  1) ;- (ADC) End of Conversion\r
3720 AT91C_ADC_EOC2            EQU (0x1 <<  2) ;- (ADC) End of Conversion\r
3721 AT91C_ADC_EOC3            EQU (0x1 <<  3) ;- (ADC) End of Conversion\r
3722 AT91C_ADC_EOC4            EQU (0x1 <<  4) ;- (ADC) End of Conversion\r
3723 AT91C_ADC_EOC5            EQU (0x1 <<  5) ;- (ADC) End of Conversion\r
3724 AT91C_ADC_EOC6            EQU (0x1 <<  6) ;- (ADC) End of Conversion\r
3725 AT91C_ADC_EOC7            EQU (0x1 <<  7) ;- (ADC) End of Conversion\r
3726 AT91C_ADC_OVRE0           EQU (0x1 <<  8) ;- (ADC) Overrun Error\r
3727 AT91C_ADC_OVRE1           EQU (0x1 <<  9) ;- (ADC) Overrun Error\r
3728 AT91C_ADC_OVRE2           EQU (0x1 << 10) ;- (ADC) Overrun Error\r
3729 AT91C_ADC_OVRE3           EQU (0x1 << 11) ;- (ADC) Overrun Error\r
3730 AT91C_ADC_OVRE4           EQU (0x1 << 12) ;- (ADC) Overrun Error\r
3731 AT91C_ADC_OVRE5           EQU (0x1 << 13) ;- (ADC) Overrun Error\r
3732 AT91C_ADC_OVRE6           EQU (0x1 << 14) ;- (ADC) Overrun Error\r
3733 AT91C_ADC_OVRE7           EQU (0x1 << 15) ;- (ADC) Overrun Error\r
3734 AT91C_ADC_DRDY            EQU (0x1 << 16) ;- (ADC) Data Ready\r
3735 AT91C_ADC_GOVRE           EQU (0x1 << 17) ;- (ADC) General Overrun\r
3736 AT91C_ADC_ENDRX           EQU (0x1 << 18) ;- (ADC) End of Receiver Transfer\r
3737 AT91C_ADC_RXBUFF          EQU (0x1 << 19) ;- (ADC) RXBUFF Interrupt\r
3738 // - -------- ADC_LCDR : (ADC Offset: 0x20) ADC Last Converted Data Register -------- \r
3739 AT91C_ADC_LDATA           EQU (0x3FF <<  0) ;- (ADC) Last Data Converted\r
3740 // - -------- ADC_IER : (ADC Offset: 0x24) ADC Interrupt Enable Register -------- \r
3741 // - -------- ADC_IDR : (ADC Offset: 0x28) ADC Interrupt Disable Register -------- \r
3742 // - -------- ADC_IMR : (ADC Offset: 0x2c) ADC Interrupt Mask Register -------- \r
3743 // - -------- ADC_CDR0 : (ADC Offset: 0x30) ADC Channel Data Register 0 -------- \r
3744 AT91C_ADC_DATA            EQU (0x3FF <<  0) ;- (ADC) Converted Data\r
3745 // - -------- ADC_CDR1 : (ADC Offset: 0x34) ADC Channel Data Register 1 -------- \r
3746 // - -------- ADC_CDR2 : (ADC Offset: 0x38) ADC Channel Data Register 2 -------- \r
3747 // - -------- ADC_CDR3 : (ADC Offset: 0x3c) ADC Channel Data Register 3 -------- \r
3748 // - -------- ADC_CDR4 : (ADC Offset: 0x40) ADC Channel Data Register 4 -------- \r
3749 // - -------- ADC_CDR5 : (ADC Offset: 0x44) ADC Channel Data Register 5 -------- \r
3750 // - -------- ADC_CDR6 : (ADC Offset: 0x48) ADC Channel Data Register 6 -------- \r
3751 // - -------- ADC_CDR7 : (ADC Offset: 0x4c) ADC Channel Data Register 7 -------- \r
3752 \r
3753 // - *****************************************************************************\r
3754 // -              SOFTWARE API DEFINITION  FOR Advanced  Encryption Standard\r
3755 // - *****************************************************************************\r
3756 // - -------- AES_CR : (AES Offset: 0x0) Control Register -------- \r
3757 AT91C_AES_START           EQU (0x1 <<  0) ;- (AES) Starts Processing\r
3758 AT91C_AES_SWRST           EQU (0x1 <<  8) ;- (AES) Software Reset\r
3759 AT91C_AES_LOADSEED        EQU (0x1 << 16) ;- (AES) Random Number Generator Seed Loading\r
3760 // - -------- AES_MR : (AES Offset: 0x4) Mode Register -------- \r
3761 AT91C_AES_CIPHER          EQU (0x1 <<  0) ;- (AES) Processing Mode\r
3762 AT91C_AES_PROCDLY         EQU (0xF <<  4) ;- (AES) Processing Delay\r
3763 AT91C_AES_SMOD            EQU (0x3 <<  8) ;- (AES) Start Mode\r
3764 AT91C_AES_SMOD_MANUAL     EQU (0x0 <<  8) ;- (AES) Manual Mode: The START bit in register AES_CR must be set to begin encryption or decryption.\r
3765 AT91C_AES_SMOD_AUTO       EQU (0x1 <<  8) ;- (AES) Auto Mode: no action in AES_CR is necessary (cf datasheet).\r
3766 AT91C_AES_SMOD_PDC        EQU (0x2 <<  8) ;- (AES) PDC Mode (cf datasheet).\r
3767 AT91C_AES_OPMOD           EQU (0x7 << 12) ;- (AES) Operation Mode\r
3768 AT91C_AES_OPMOD_ECB       EQU (0x0 << 12) ;- (AES) ECB Electronic CodeBook mode.\r
3769 AT91C_AES_OPMOD_CBC       EQU (0x1 << 12) ;- (AES) CBC Cipher Block Chaining mode.\r
3770 AT91C_AES_OPMOD_OFB       EQU (0x2 << 12) ;- (AES) OFB Output Feedback mode.\r
3771 AT91C_AES_OPMOD_CFB       EQU (0x3 << 12) ;- (AES) CFB Cipher Feedback mode.\r
3772 AT91C_AES_OPMOD_CTR       EQU (0x4 << 12) ;- (AES) CTR Counter mode.\r
3773 AT91C_AES_LOD             EQU (0x1 << 15) ;- (AES) Last Output Data Mode\r
3774 AT91C_AES_CFBS            EQU (0x7 << 16) ;- (AES) Cipher Feedback Data Size\r
3775 AT91C_AES_CFBS_128_BIT    EQU (0x0 << 16) ;- (AES) 128-bit.\r
3776 AT91C_AES_CFBS_64_BIT     EQU (0x1 << 16) ;- (AES) 64-bit.\r
3777 AT91C_AES_CFBS_32_BIT     EQU (0x2 << 16) ;- (AES) 32-bit.\r
3778 AT91C_AES_CFBS_16_BIT     EQU (0x3 << 16) ;- (AES) 16-bit.\r
3779 AT91C_AES_CFBS_8_BIT      EQU (0x4 << 16) ;- (AES) 8-bit.\r
3780 AT91C_AES_CKEY            EQU (0xF << 20) ;- (AES) Countermeasure Key\r
3781 AT91C_AES_CTYPE           EQU (0x1F << 24) ;- (AES) Countermeasure Type\r
3782 AT91C_AES_CTYPE_TYPE1_EN  EQU (0x1 << 24) ;- (AES) Countermeasure type 1 is enabled.\r
3783 AT91C_AES_CTYPE_TYPE2_EN  EQU (0x2 << 24) ;- (AES) Countermeasure type 2 is enabled.\r
3784 AT91C_AES_CTYPE_TYPE3_EN  EQU (0x4 << 24) ;- (AES) Countermeasure type 3 is enabled.\r
3785 AT91C_AES_CTYPE_TYPE4_EN  EQU (0x8 << 24) ;- (AES) Countermeasure type 4 is enabled.\r
3786 AT91C_AES_CTYPE_TYPE5_EN  EQU (0x10 << 24) ;- (AES) Countermeasure type 5 is enabled.\r
3787 // - -------- AES_IER : (AES Offset: 0x10) Interrupt Enable Register -------- \r
3788 AT91C_AES_DATRDY          EQU (0x1 <<  0) ;- (AES) DATRDY\r
3789 AT91C_AES_ENDRX           EQU (0x1 <<  1) ;- (AES) PDC Read Buffer End\r
3790 AT91C_AES_ENDTX           EQU (0x1 <<  2) ;- (AES) PDC Write Buffer End\r
3791 AT91C_AES_RXBUFF          EQU (0x1 <<  3) ;- (AES) PDC Read Buffer Full\r
3792 AT91C_AES_TXBUFE          EQU (0x1 <<  4) ;- (AES) PDC Write Buffer Empty\r
3793 AT91C_AES_URAD            EQU (0x1 <<  8) ;- (AES) Unspecified Register Access Detection\r
3794 // - -------- AES_IDR : (AES Offset: 0x14) Interrupt Disable Register -------- \r
3795 // - -------- AES_IMR : (AES Offset: 0x18) Interrupt Mask Register -------- \r
3796 // - -------- AES_ISR : (AES Offset: 0x1c) Interrupt Status Register -------- \r
3797 AT91C_AES_URAT            EQU (0x7 << 12) ;- (AES) Unspecified Register Access Type Status\r
3798 AT91C_AES_URAT_IN_DAT_WRITE_DATPROC EQU (0x0 << 12) ;- (AES) Input data register written during the data processing in PDC mode.\r
3799 AT91C_AES_URAT_OUT_DAT_READ_DATPROC EQU (0x1 << 12) ;- (AES) Output data register read during the data processing.\r
3800 AT91C_AES_URAT_MODEREG_WRITE_DATPROC EQU (0x2 << 12) ;- (AES) Mode register written during the data processing.\r
3801 AT91C_AES_URAT_OUT_DAT_READ_SUBKEY EQU (0x3 << 12) ;- (AES) Output data register read during the sub-keys generation.\r
3802 AT91C_AES_URAT_MODEREG_WRITE_SUBKEY EQU (0x4 << 12) ;- (AES) Mode register written during the sub-keys generation.\r
3803 AT91C_AES_URAT_WO_REG_READ EQU (0x5 << 12) ;- (AES) Write-only register read access.\r
3804 \r
3805 // - *****************************************************************************\r
3806 // -              SOFTWARE API DEFINITION  FOR Triple Data Encryption Standard\r
3807 // - *****************************************************************************\r
3808 // - -------- TDES_CR : (TDES Offset: 0x0) Control Register -------- \r
3809 AT91C_TDES_START          EQU (0x1 <<  0) ;- (TDES) Starts Processing\r
3810 AT91C_TDES_SWRST          EQU (0x1 <<  8) ;- (TDES) Software Reset\r
3811 // - -------- TDES_MR : (TDES Offset: 0x4) Mode Register -------- \r
3812 AT91C_TDES_CIPHER         EQU (0x1 <<  0) ;- (TDES) Processing Mode\r
3813 AT91C_TDES_TDESMOD        EQU (0x1 <<  1) ;- (TDES) Single or Triple DES Mode\r
3814 AT91C_TDES_KEYMOD         EQU (0x1 <<  4) ;- (TDES) Key Mode\r
3815 AT91C_TDES_SMOD           EQU (0x3 <<  8) ;- (TDES) Start Mode\r
3816 AT91C_TDES_SMOD_MANUAL    EQU (0x0 <<  8) ;- (TDES) Manual Mode: The START bit in register TDES_CR must be set to begin encryption or decryption.\r
3817 AT91C_TDES_SMOD_AUTO      EQU (0x1 <<  8) ;- (TDES) Auto Mode: no action in TDES_CR is necessary (cf datasheet).\r
3818 AT91C_TDES_SMOD_PDC       EQU (0x2 <<  8) ;- (TDES) PDC Mode (cf datasheet).\r
3819 AT91C_TDES_OPMOD          EQU (0x3 << 12) ;- (TDES) Operation Mode\r
3820 AT91C_TDES_OPMOD_ECB      EQU (0x0 << 12) ;- (TDES) ECB Electronic CodeBook mode.\r
3821 AT91C_TDES_OPMOD_CBC      EQU (0x1 << 12) ;- (TDES) CBC Cipher Block Chaining mode.\r
3822 AT91C_TDES_OPMOD_OFB      EQU (0x2 << 12) ;- (TDES) OFB Output Feedback mode.\r
3823 AT91C_TDES_OPMOD_CFB      EQU (0x3 << 12) ;- (TDES) CFB Cipher Feedback mode.\r
3824 AT91C_TDES_LOD            EQU (0x1 << 15) ;- (TDES) Last Output Data Mode\r
3825 AT91C_TDES_CFBS           EQU (0x3 << 16) ;- (TDES) Cipher Feedback Data Size\r
3826 AT91C_TDES_CFBS_64_BIT    EQU (0x0 << 16) ;- (TDES) 64-bit.\r
3827 AT91C_TDES_CFBS_32_BIT    EQU (0x1 << 16) ;- (TDES) 32-bit.\r
3828 AT91C_TDES_CFBS_16_BIT    EQU (0x2 << 16) ;- (TDES) 16-bit.\r
3829 AT91C_TDES_CFBS_8_BIT     EQU (0x3 << 16) ;- (TDES) 8-bit.\r
3830 // - -------- TDES_IER : (TDES Offset: 0x10) Interrupt Enable Register -------- \r
3831 AT91C_TDES_DATRDY         EQU (0x1 <<  0) ;- (TDES) DATRDY\r
3832 AT91C_TDES_ENDRX          EQU (0x1 <<  1) ;- (TDES) PDC Read Buffer End\r
3833 AT91C_TDES_ENDTX          EQU (0x1 <<  2) ;- (TDES) PDC Write Buffer End\r
3834 AT91C_TDES_RXBUFF         EQU (0x1 <<  3) ;- (TDES) PDC Read Buffer Full\r
3835 AT91C_TDES_TXBUFE         EQU (0x1 <<  4) ;- (TDES) PDC Write Buffer Empty\r
3836 AT91C_TDES_URAD           EQU (0x1 <<  8) ;- (TDES) Unspecified Register Access Detection\r
3837 // - -------- TDES_IDR : (TDES Offset: 0x14) Interrupt Disable Register -------- \r
3838 // - -------- TDES_IMR : (TDES Offset: 0x18) Interrupt Mask Register -------- \r
3839 // - -------- TDES_ISR : (TDES Offset: 0x1c) Interrupt Status Register -------- \r
3840 AT91C_TDES_URAT           EQU (0x3 << 12) ;- (TDES) Unspecified Register Access Type Status\r
3841 AT91C_TDES_URAT_IN_DAT_WRITE_DATPROC EQU (0x0 << 12) ;- (TDES) Input data register written during the data processing in PDC mode.\r
3842 AT91C_TDES_URAT_OUT_DAT_READ_DATPROC EQU (0x1 << 12) ;- (TDES) Output data register read during the data processing.\r
3843 AT91C_TDES_URAT_MODEREG_WRITE_DATPROC EQU (0x2 << 12) ;- (TDES) Mode register written during the data processing.\r
3844 AT91C_TDES_URAT_WO_REG_READ EQU (0x3 << 12) ;- (TDES) Write-only register read access.\r
3845 \r
3846 // - *****************************************************************************\r
3847 // -               REGISTER ADDRESS DEFINITION FOR AT91SAM7X256\r
3848 // - *****************************************************************************\r
3849 // - ========== Register definition for SYS peripheral ========== \r
3850 // - ========== Register definition for AIC peripheral ========== \r
3851 AT91C_AIC_IVR             EQU (0xFFFFF100) ;- (AIC) IRQ Vector Register\r
3852 AT91C_AIC_SMR             EQU (0xFFFFF000) ;- (AIC) Source Mode Register\r
3853 AT91C_AIC_FVR             EQU (0xFFFFF104) ;- (AIC) FIQ Vector Register\r
3854 AT91C_AIC_DCR             EQU (0xFFFFF138) ;- (AIC) Debug Control Register (Protect)\r
3855 AT91C_AIC_EOICR           EQU (0xFFFFF130) ;- (AIC) End of Interrupt Command Register\r
3856 AT91C_AIC_SVR             EQU (0xFFFFF080) ;- (AIC) Source Vector Register\r
3857 AT91C_AIC_FFSR            EQU (0xFFFFF148) ;- (AIC) Fast Forcing Status Register\r
3858 AT91C_AIC_ICCR            EQU (0xFFFFF128) ;- (AIC) Interrupt Clear Command Register\r
3859 AT91C_AIC_ISR             EQU (0xFFFFF108) ;- (AIC) Interrupt Status Register\r
3860 AT91C_AIC_IMR             EQU (0xFFFFF110) ;- (AIC) Interrupt Mask Register\r
3861 AT91C_AIC_IPR             EQU (0xFFFFF10C) ;- (AIC) Interrupt Pending Register\r
3862 AT91C_AIC_FFER            EQU (0xFFFFF140) ;- (AIC) Fast Forcing Enable Register\r
3863 AT91C_AIC_IECR            EQU (0xFFFFF120) ;- (AIC) Interrupt Enable Command Register\r
3864 AT91C_AIC_ISCR            EQU (0xFFFFF12C) ;- (AIC) Interrupt Set Command Register\r
3865 AT91C_AIC_FFDR            EQU (0xFFFFF144) ;- (AIC) Fast Forcing Disable Register\r
3866 AT91C_AIC_CISR            EQU (0xFFFFF114) ;- (AIC) Core Interrupt Status Register\r
3867 AT91C_AIC_IDCR            EQU (0xFFFFF124) ;- (AIC) Interrupt Disable Command Register\r
3868 AT91C_AIC_SPU             EQU (0xFFFFF134) ;- (AIC) Spurious Vector Register\r
3869 // - ========== Register definition for PDC_DBGU peripheral ========== \r
3870 AT91C_DBGU_TCR            EQU (0xFFFFF30C) ;- (PDC_DBGU) Transmit Counter Register\r
3871 AT91C_DBGU_RNPR           EQU (0xFFFFF310) ;- (PDC_DBGU) Receive Next Pointer Register\r
3872 AT91C_DBGU_TNPR           EQU (0xFFFFF318) ;- (PDC_DBGU) Transmit Next Pointer Register\r
3873 AT91C_DBGU_TPR            EQU (0xFFFFF308) ;- (PDC_DBGU) Transmit Pointer Register\r
3874 AT91C_DBGU_RPR            EQU (0xFFFFF300) ;- (PDC_DBGU) Receive Pointer Register\r
3875 AT91C_DBGU_RCR            EQU (0xFFFFF304) ;- (PDC_DBGU) Receive Counter Register\r
3876 AT91C_DBGU_RNCR           EQU (0xFFFFF314) ;- (PDC_DBGU) Receive Next Counter Register\r
3877 AT91C_DBGU_PTCR           EQU (0xFFFFF320) ;- (PDC_DBGU) PDC Transfer Control Register\r
3878 AT91C_DBGU_PTSR           EQU (0xFFFFF324) ;- (PDC_DBGU) PDC Transfer Status Register\r
3879 AT91C_DBGU_TNCR           EQU (0xFFFFF31C) ;- (PDC_DBGU) Transmit Next Counter Register\r
3880 // - ========== Register definition for DBGU peripheral ========== \r
3881 AT91C_DBGU_EXID           EQU (0xFFFFF244) ;- (DBGU) Chip ID Extension Register\r
3882 AT91C_DBGU_BRGR           EQU (0xFFFFF220) ;- (DBGU) Baud Rate Generator Register\r
3883 AT91C_DBGU_IDR            EQU (0xFFFFF20C) ;- (DBGU) Interrupt Disable Register\r
3884 AT91C_DBGU_CSR            EQU (0xFFFFF214) ;- (DBGU) Channel Status Register\r
3885 AT91C_DBGU_CIDR           EQU (0xFFFFF240) ;- (DBGU) Chip ID Register\r
3886 AT91C_DBGU_MR             EQU (0xFFFFF204) ;- (DBGU) Mode Register\r
3887 AT91C_DBGU_IMR            EQU (0xFFFFF210) ;- (DBGU) Interrupt Mask Register\r
3888 AT91C_DBGU_CR             EQU (0xFFFFF200) ;- (DBGU) Control Register\r
3889 AT91C_DBGU_FNTR           EQU (0xFFFFF248) ;- (DBGU) Force NTRST Register\r
3890 AT91C_DBGU_THR            EQU (0xFFFFF21C) ;- (DBGU) Transmitter Holding Register\r
3891 AT91C_DBGU_RHR            EQU (0xFFFFF218) ;- (DBGU) Receiver Holding Register\r
3892 AT91C_DBGU_IER            EQU (0xFFFFF208) ;- (DBGU) Interrupt Enable Register\r
3893 // - ========== Register definition for PIOA peripheral ========== \r
3894 AT91C_PIOA_ODR            EQU (0xFFFFF414) ;- (PIOA) Output Disable Registerr\r
3895 AT91C_PIOA_SODR           EQU (0xFFFFF430) ;- (PIOA) Set Output Data Register\r
3896 AT91C_PIOA_ISR            EQU (0xFFFFF44C) ;- (PIOA) Interrupt Status Register\r
3897 AT91C_PIOA_ABSR           EQU (0xFFFFF478) ;- (PIOA) AB Select Status Register\r
3898 AT91C_PIOA_IER            EQU (0xFFFFF440) ;- (PIOA) Interrupt Enable Register\r
3899 AT91C_PIOA_PPUDR          EQU (0xFFFFF460) ;- (PIOA) Pull-up Disable Register\r
3900 AT91C_PIOA_IMR            EQU (0xFFFFF448) ;- (PIOA) Interrupt Mask Register\r
3901 AT91C_PIOA_PER            EQU (0xFFFFF400) ;- (PIOA) PIO Enable Register\r
3902 AT91C_PIOA_IFDR           EQU (0xFFFFF424) ;- (PIOA) Input Filter Disable Register\r
3903 AT91C_PIOA_OWDR           EQU (0xFFFFF4A4) ;- (PIOA) Output Write Disable Register\r
3904 AT91C_PIOA_MDSR           EQU (0xFFFFF458) ;- (PIOA) Multi-driver Status Register\r
3905 AT91C_PIOA_IDR            EQU (0xFFFFF444) ;- (PIOA) Interrupt Disable Register\r
3906 AT91C_PIOA_ODSR           EQU (0xFFFFF438) ;- (PIOA) Output Data Status Register\r
3907 AT91C_PIOA_PPUSR          EQU (0xFFFFF468) ;- (PIOA) Pull-up Status Register\r
3908 AT91C_PIOA_OWSR           EQU (0xFFFFF4A8) ;- (PIOA) Output Write Status Register\r
3909 AT91C_PIOA_BSR            EQU (0xFFFFF474) ;- (PIOA) Select B Register\r
3910 AT91C_PIOA_OWER           EQU (0xFFFFF4A0) ;- (PIOA) Output Write Enable Register\r
3911 AT91C_PIOA_IFER           EQU (0xFFFFF420) ;- (PIOA) Input Filter Enable Register\r
3912 AT91C_PIOA_PDSR           EQU (0xFFFFF43C) ;- (PIOA) Pin Data Status Register\r
3913 AT91C_PIOA_PPUER          EQU (0xFFFFF464) ;- (PIOA) Pull-up Enable Register\r
3914 AT91C_PIOA_OSR            EQU (0xFFFFF418) ;- (PIOA) Output Status Register\r
3915 AT91C_PIOA_ASR            EQU (0xFFFFF470) ;- (PIOA) Select A Register\r
3916 AT91C_PIOA_MDDR           EQU (0xFFFFF454) ;- (PIOA) Multi-driver Disable Register\r
3917 AT91C_PIOA_CODR           EQU (0xFFFFF434) ;- (PIOA) Clear Output Data Register\r
3918 AT91C_PIOA_MDER           EQU (0xFFFFF450) ;- (PIOA) Multi-driver Enable Register\r
3919 AT91C_PIOA_PDR            EQU (0xFFFFF404) ;- (PIOA) PIO Disable Register\r
3920 AT91C_PIOA_IFSR           EQU (0xFFFFF428) ;- (PIOA) Input Filter Status Register\r
3921 AT91C_PIOA_OER            EQU (0xFFFFF410) ;- (PIOA) Output Enable Register\r
3922 AT91C_PIOA_PSR            EQU (0xFFFFF408) ;- (PIOA) PIO Status Register\r
3923 // - ========== Register definition for PIOB peripheral ========== \r
3924 AT91C_PIOB_OWDR           EQU (0xFFFFF6A4) ;- (PIOB) Output Write Disable Register\r
3925 AT91C_PIOB_MDER           EQU (0xFFFFF650) ;- (PIOB) Multi-driver Enable Register\r
3926 AT91C_PIOB_PPUSR          EQU (0xFFFFF668) ;- (PIOB) Pull-up Status Register\r
3927 AT91C_PIOB_IMR            EQU (0xFFFFF648) ;- (PIOB) Interrupt Mask Register\r
3928 AT91C_PIOB_ASR            EQU (0xFFFFF670) ;- (PIOB) Select A Register\r
3929 AT91C_PIOB_PPUDR          EQU (0xFFFFF660) ;- (PIOB) Pull-up Disable Register\r
3930 AT91C_PIOB_PSR            EQU (0xFFFFF608) ;- (PIOB) PIO Status Register\r
3931 AT91C_PIOB_IER            EQU (0xFFFFF640) ;- (PIOB) Interrupt Enable Register\r
3932 AT91C_PIOB_CODR           EQU (0xFFFFF634) ;- (PIOB) Clear Output Data Register\r
3933 AT91C_PIOB_OWER           EQU (0xFFFFF6A0) ;- (PIOB) Output Write Enable Register\r
3934 AT91C_PIOB_ABSR           EQU (0xFFFFF678) ;- (PIOB) AB Select Status Register\r
3935 AT91C_PIOB_IFDR           EQU (0xFFFFF624) ;- (PIOB) Input Filter Disable Register\r
3936 AT91C_PIOB_PDSR           EQU (0xFFFFF63C) ;- (PIOB) Pin Data Status Register\r
3937 AT91C_PIOB_IDR            EQU (0xFFFFF644) ;- (PIOB) Interrupt Disable Register\r
3938 AT91C_PIOB_OWSR           EQU (0xFFFFF6A8) ;- (PIOB) Output Write Status Register\r
3939 AT91C_PIOB_PDR            EQU (0xFFFFF604) ;- (PIOB) PIO Disable Register\r
3940 AT91C_PIOB_ODR            EQU (0xFFFFF614) ;- (PIOB) Output Disable Registerr\r
3941 AT91C_PIOB_IFSR           EQU (0xFFFFF628) ;- (PIOB) Input Filter Status Register\r
3942 AT91C_PIOB_PPUER          EQU (0xFFFFF664) ;- (PIOB) Pull-up Enable Register\r
3943 AT91C_PIOB_SODR           EQU (0xFFFFF630) ;- (PIOB) Set Output Data Register\r
3944 AT91C_PIOB_ISR            EQU (0xFFFFF64C) ;- (PIOB) Interrupt Status Register\r
3945 AT91C_PIOB_ODSR           EQU (0xFFFFF638) ;- (PIOB) Output Data Status Register\r
3946 AT91C_PIOB_OSR            EQU (0xFFFFF618) ;- (PIOB) Output Status Register\r
3947 AT91C_PIOB_MDSR           EQU (0xFFFFF658) ;- (PIOB) Multi-driver Status Register\r
3948 AT91C_PIOB_IFER           EQU (0xFFFFF620) ;- (PIOB) Input Filter Enable Register\r
3949 AT91C_PIOB_BSR            EQU (0xFFFFF674) ;- (PIOB) Select B Register\r
3950 AT91C_PIOB_MDDR           EQU (0xFFFFF654) ;- (PIOB) Multi-driver Disable Register\r
3951 AT91C_PIOB_OER            EQU (0xFFFFF610) ;- (PIOB) Output Enable Register\r
3952 AT91C_PIOB_PER            EQU (0xFFFFF600) ;- (PIOB) PIO Enable Register\r
3953 // - ========== Register definition for CKGR peripheral ========== \r
3954 AT91C_CKGR_MOR            EQU (0xFFFFFC20) ;- (CKGR) Main Oscillator Register\r
3955 AT91C_CKGR_PLLR           EQU (0xFFFFFC2C) ;- (CKGR) PLL Register\r
3956 AT91C_CKGR_MCFR           EQU (0xFFFFFC24) ;- (CKGR) Main Clock  Frequency Register\r
3957 // - ========== Register definition for PMC peripheral ========== \r
3958 AT91C_PMC_IDR             EQU (0xFFFFFC64) ;- (PMC) Interrupt Disable Register\r
3959 AT91C_PMC_MOR             EQU (0xFFFFFC20) ;- (PMC) Main Oscillator Register\r
3960 AT91C_PMC_PLLR            EQU (0xFFFFFC2C) ;- (PMC) PLL Register\r
3961 AT91C_PMC_PCER            EQU (0xFFFFFC10) ;- (PMC) Peripheral Clock Enable Register\r
3962 AT91C_PMC_PCKR            EQU (0xFFFFFC40) ;- (PMC) Programmable Clock Register\r
3963 AT91C_PMC_MCKR            EQU (0xFFFFFC30) ;- (PMC) Master Clock Register\r
3964 AT91C_PMC_SCDR            EQU (0xFFFFFC04) ;- (PMC) System Clock Disable Register\r
3965 AT91C_PMC_PCDR            EQU (0xFFFFFC14) ;- (PMC) Peripheral Clock Disable Register\r
3966 AT91C_PMC_SCSR            EQU (0xFFFFFC08) ;- (PMC) System Clock Status Register\r
3967 AT91C_PMC_PCSR            EQU (0xFFFFFC18) ;- (PMC) Peripheral Clock Status Register\r
3968 AT91C_PMC_MCFR            EQU (0xFFFFFC24) ;- (PMC) Main Clock  Frequency Register\r
3969 AT91C_PMC_SCER            EQU (0xFFFFFC00) ;- (PMC) System Clock Enable Register\r
3970 AT91C_PMC_IMR             EQU (0xFFFFFC6C) ;- (PMC) Interrupt Mask Register\r
3971 AT91C_PMC_IER             EQU (0xFFFFFC60) ;- (PMC) Interrupt Enable Register\r
3972 AT91C_PMC_SR              EQU (0xFFFFFC68) ;- (PMC) Status Register\r
3973 // - ========== Register definition for RSTC peripheral ========== \r
3974 AT91C_RSTC_RCR            EQU (0xFFFFFD00) ;- (RSTC) Reset Control Register\r
3975 AT91C_RSTC_RMR            EQU (0xFFFFFD08) ;- (RSTC) Reset Mode Register\r
3976 AT91C_RSTC_RSR            EQU (0xFFFFFD04) ;- (RSTC) Reset Status Register\r
3977 // - ========== Register definition for RTTC peripheral ========== \r
3978 AT91C_RTTC_RTSR           EQU (0xFFFFFD2C) ;- (RTTC) Real-time Status Register\r
3979 AT91C_RTTC_RTMR           EQU (0xFFFFFD20) ;- (RTTC) Real-time Mode Register\r
3980 AT91C_RTTC_RTVR           EQU (0xFFFFFD28) ;- (RTTC) Real-time Value Register\r
3981 AT91C_RTTC_RTAR           EQU (0xFFFFFD24) ;- (RTTC) Real-time Alarm Register\r
3982 // - ========== Register definition for PITC peripheral ========== \r
3983 AT91C_PITC_PIVR           EQU (0xFFFFFD38) ;- (PITC) Period Interval Value Register\r
3984 AT91C_PITC_PISR           EQU (0xFFFFFD34) ;- (PITC) Period Interval Status Register\r
3985 AT91C_PITC_PIIR           EQU (0xFFFFFD3C) ;- (PITC) Period Interval Image Register\r
3986 AT91C_PITC_PIMR           EQU (0xFFFFFD30) ;- (PITC) Period Interval Mode Register\r
3987 // - ========== Register definition for WDTC peripheral ========== \r
3988 AT91C_WDTC_WDCR           EQU (0xFFFFFD40) ;- (WDTC) Watchdog Control Register\r
3989 AT91C_WDTC_WDSR           EQU (0xFFFFFD48) ;- (WDTC) Watchdog Status Register\r
3990 AT91C_WDTC_WDMR           EQU (0xFFFFFD44) ;- (WDTC) Watchdog Mode Register\r
3991 // - ========== Register definition for VREG peripheral ========== \r
3992 AT91C_VREG_MR             EQU (0xFFFFFD60) ;- (VREG) Voltage Regulator Mode Register\r
3993 // - ========== Register definition for MC peripheral ========== \r
3994 AT91C_MC_ASR              EQU (0xFFFFFF04) ;- (MC) MC Abort Status Register\r
3995 AT91C_MC_RCR              EQU (0xFFFFFF00) ;- (MC) MC Remap Control Register\r
3996 AT91C_MC_FCR              EQU (0xFFFFFF64) ;- (MC) MC Flash Command Register\r
3997 AT91C_MC_AASR             EQU (0xFFFFFF08) ;- (MC) MC Abort Address Status Register\r
3998 AT91C_MC_FSR              EQU (0xFFFFFF68) ;- (MC) MC Flash Status Register\r
3999 AT91C_MC_FMR              EQU (0xFFFFFF60) ;- (MC) MC Flash Mode Register\r
4000 // - ========== Register definition for PDC_SPI1 peripheral ========== \r
4001 AT91C_SPI1_PTCR           EQU (0xFFFE4120) ;- (PDC_SPI1) PDC Transfer Control Register\r
4002 AT91C_SPI1_RPR            EQU (0xFFFE4100) ;- (PDC_SPI1) Receive Pointer Register\r
4003 AT91C_SPI1_TNCR           EQU (0xFFFE411C) ;- (PDC_SPI1) Transmit Next Counter Register\r
4004 AT91C_SPI1_TPR            EQU (0xFFFE4108) ;- (PDC_SPI1) Transmit Pointer Register\r
4005 AT91C_SPI1_TNPR           EQU (0xFFFE4118) ;- (PDC_SPI1) Transmit Next Pointer Register\r
4006 AT91C_SPI1_TCR            EQU (0xFFFE410C) ;- (PDC_SPI1) Transmit Counter Register\r
4007 AT91C_SPI1_RCR            EQU (0xFFFE4104) ;- (PDC_SPI1) Receive Counter Register\r
4008 AT91C_SPI1_RNPR           EQU (0xFFFE4110) ;- (PDC_SPI1) Receive Next Pointer Register\r
4009 AT91C_SPI1_RNCR           EQU (0xFFFE4114) ;- (PDC_SPI1) Receive Next Counter Register\r
4010 AT91C_SPI1_PTSR           EQU (0xFFFE4124) ;- (PDC_SPI1) PDC Transfer Status Register\r
4011 // - ========== Register definition for SPI1 peripheral ========== \r
4012 AT91C_SPI1_IMR            EQU (0xFFFE401C) ;- (SPI1) Interrupt Mask Register\r
4013 AT91C_SPI1_IER            EQU (0xFFFE4014) ;- (SPI1) Interrupt Enable Register\r
4014 AT91C_SPI1_MR             EQU (0xFFFE4004) ;- (SPI1) Mode Register\r
4015 AT91C_SPI1_RDR            EQU (0xFFFE4008) ;- (SPI1) Receive Data Register\r
4016 AT91C_SPI1_IDR            EQU (0xFFFE4018) ;- (SPI1) Interrupt Disable Register\r
4017 AT91C_SPI1_SR             EQU (0xFFFE4010) ;- (SPI1) Status Register\r
4018 AT91C_SPI1_TDR            EQU (0xFFFE400C) ;- (SPI1) Transmit Data Register\r
4019 AT91C_SPI1_CR             EQU (0xFFFE4000) ;- (SPI1) Control Register\r
4020 AT91C_SPI1_CSR            EQU (0xFFFE4030) ;- (SPI1) Chip Select Register\r
4021 // - ========== Register definition for PDC_SPI0 peripheral ========== \r
4022 AT91C_SPI0_PTCR           EQU (0xFFFE0120) ;- (PDC_SPI0) PDC Transfer Control Register\r
4023 AT91C_SPI0_TPR            EQU (0xFFFE0108) ;- (PDC_SPI0) Transmit Pointer Register\r
4024 AT91C_SPI0_TCR            EQU (0xFFFE010C) ;- (PDC_SPI0) Transmit Counter Register\r
4025 AT91C_SPI0_RCR            EQU (0xFFFE0104) ;- (PDC_SPI0) Receive Counter Register\r
4026 AT91C_SPI0_PTSR           EQU (0xFFFE0124) ;- (PDC_SPI0) PDC Transfer Status Register\r
4027 AT91C_SPI0_RNPR           EQU (0xFFFE0110) ;- (PDC_SPI0) Receive Next Pointer Register\r
4028 AT91C_SPI0_RPR            EQU (0xFFFE0100) ;- (PDC_SPI0) Receive Pointer Register\r
4029 AT91C_SPI0_TNCR           EQU (0xFFFE011C) ;- (PDC_SPI0) Transmit Next Counter Register\r
4030 AT91C_SPI0_RNCR           EQU (0xFFFE0114) ;- (PDC_SPI0) Receive Next Counter Register\r
4031 AT91C_SPI0_TNPR           EQU (0xFFFE0118) ;- (PDC_SPI0) Transmit Next Pointer Register\r
4032 // - ========== Register definition for SPI0 peripheral ========== \r
4033 AT91C_SPI0_IER            EQU (0xFFFE0014) ;- (SPI0) Interrupt Enable Register\r
4034 AT91C_SPI0_SR             EQU (0xFFFE0010) ;- (SPI0) Status Register\r
4035 AT91C_SPI0_IDR            EQU (0xFFFE0018) ;- (SPI0) Interrupt Disable Register\r
4036 AT91C_SPI0_CR             EQU (0xFFFE0000) ;- (SPI0) Control Register\r
4037 AT91C_SPI0_MR             EQU (0xFFFE0004) ;- (SPI0) Mode Register\r
4038 AT91C_SPI0_IMR            EQU (0xFFFE001C) ;- (SPI0) Interrupt Mask Register\r
4039 AT91C_SPI0_TDR            EQU (0xFFFE000C) ;- (SPI0) Transmit Data Register\r
4040 AT91C_SPI0_RDR            EQU (0xFFFE0008) ;- (SPI0) Receive Data Register\r
4041 AT91C_SPI0_CSR            EQU (0xFFFE0030) ;- (SPI0) Chip Select Register\r
4042 // - ========== Register definition for PDC_US1 peripheral ========== \r
4043 AT91C_US1_RNCR            EQU (0xFFFC4114) ;- (PDC_US1) Receive Next Counter Register\r
4044 AT91C_US1_PTCR            EQU (0xFFFC4120) ;- (PDC_US1) PDC Transfer Control Register\r
4045 AT91C_US1_TCR             EQU (0xFFFC410C) ;- (PDC_US1) Transmit Counter Register\r
4046 AT91C_US1_PTSR            EQU (0xFFFC4124) ;- (PDC_US1) PDC Transfer Status Register\r
4047 AT91C_US1_TNPR            EQU (0xFFFC4118) ;- (PDC_US1) Transmit Next Pointer Register\r
4048 AT91C_US1_RCR             EQU (0xFFFC4104) ;- (PDC_US1) Receive Counter Register\r
4049 AT91C_US1_RNPR            EQU (0xFFFC4110) ;- (PDC_US1) Receive Next Pointer Register\r
4050 AT91C_US1_RPR             EQU (0xFFFC4100) ;- (PDC_US1) Receive Pointer Register\r
4051 AT91C_US1_TNCR            EQU (0xFFFC411C) ;- (PDC_US1) Transmit Next Counter Register\r
4052 AT91C_US1_TPR             EQU (0xFFFC4108) ;- (PDC_US1) Transmit Pointer Register\r
4053 // - ========== Register definition for US1 peripheral ========== \r
4054 AT91C_US1_IF              EQU (0xFFFC404C) ;- (US1) IRDA_FILTER Register\r
4055 AT91C_US1_NER             EQU (0xFFFC4044) ;- (US1) Nb Errors Register\r
4056 AT91C_US1_RTOR            EQU (0xFFFC4024) ;- (US1) Receiver Time-out Register\r
4057 AT91C_US1_CSR             EQU (0xFFFC4014) ;- (US1) Channel Status Register\r
4058 AT91C_US1_IDR             EQU (0xFFFC400C) ;- (US1) Interrupt Disable Register\r
4059 AT91C_US1_IER             EQU (0xFFFC4008) ;- (US1) Interrupt Enable Register\r
4060 AT91C_US1_THR             EQU (0xFFFC401C) ;- (US1) Transmitter Holding Register\r
4061 AT91C_US1_TTGR            EQU (0xFFFC4028) ;- (US1) Transmitter Time-guard Register\r
4062 AT91C_US1_RHR             EQU (0xFFFC4018) ;- (US1) Receiver Holding Register\r
4063 AT91C_US1_BRGR            EQU (0xFFFC4020) ;- (US1) Baud Rate Generator Register\r
4064 AT91C_US1_IMR             EQU (0xFFFC4010) ;- (US1) Interrupt Mask Register\r
4065 AT91C_US1_FIDI            EQU (0xFFFC4040) ;- (US1) FI_DI_Ratio Register\r
4066 AT91C_US1_CR              EQU (0xFFFC4000) ;- (US1) Control Register\r
4067 AT91C_US1_MR              EQU (0xFFFC4004) ;- (US1) Mode Register\r
4068 // - ========== Register definition for PDC_US0 peripheral ========== \r
4069 AT91C_US0_TNPR            EQU (0xFFFC0118) ;- (PDC_US0) Transmit Next Pointer Register\r
4070 AT91C_US0_RNPR            EQU (0xFFFC0110) ;- (PDC_US0) Receive Next Pointer Register\r
4071 AT91C_US0_TCR             EQU (0xFFFC010C) ;- (PDC_US0) Transmit Counter Register\r
4072 AT91C_US0_PTCR            EQU (0xFFFC0120) ;- (PDC_US0) PDC Transfer Control Register\r
4073 AT91C_US0_PTSR            EQU (0xFFFC0124) ;- (PDC_US0) PDC Transfer Status Register\r
4074 AT91C_US0_TNCR            EQU (0xFFFC011C) ;- (PDC_US0) Transmit Next Counter Register\r
4075 AT91C_US0_TPR             EQU (0xFFFC0108) ;- (PDC_US0) Transmit Pointer Register\r
4076 AT91C_US0_RCR             EQU (0xFFFC0104) ;- (PDC_US0) Receive Counter Register\r
4077 AT91C_US0_RPR             EQU (0xFFFC0100) ;- (PDC_US0) Receive Pointer Register\r
4078 AT91C_US0_RNCR            EQU (0xFFFC0114) ;- (PDC_US0) Receive Next Counter Register\r
4079 // - ========== Register definition for US0 peripheral ========== \r
4080 AT91C_US0_BRGR            EQU (0xFFFC0020) ;- (US0) Baud Rate Generator Register\r
4081 AT91C_US0_NER             EQU (0xFFFC0044) ;- (US0) Nb Errors Register\r
4082 AT91C_US0_CR              EQU (0xFFFC0000) ;- (US0) Control Register\r
4083 AT91C_US0_IMR             EQU (0xFFFC0010) ;- (US0) Interrupt Mask Register\r
4084 AT91C_US0_FIDI            EQU (0xFFFC0040) ;- (US0) FI_DI_Ratio Register\r
4085 AT91C_US0_TTGR            EQU (0xFFFC0028) ;- (US0) Transmitter Time-guard Register\r
4086 AT91C_US0_MR              EQU (0xFFFC0004) ;- (US0) Mode Register\r
4087 AT91C_US0_RTOR            EQU (0xFFFC0024) ;- (US0) Receiver Time-out Register\r
4088 AT91C_US0_CSR             EQU (0xFFFC0014) ;- (US0) Channel Status Register\r
4089 AT91C_US0_RHR             EQU (0xFFFC0018) ;- (US0) Receiver Holding Register\r
4090 AT91C_US0_IDR             EQU (0xFFFC000C) ;- (US0) Interrupt Disable Register\r
4091 AT91C_US0_THR             EQU (0xFFFC001C) ;- (US0) Transmitter Holding Register\r
4092 AT91C_US0_IF              EQU (0xFFFC004C) ;- (US0) IRDA_FILTER Register\r
4093 AT91C_US0_IER             EQU (0xFFFC0008) ;- (US0) Interrupt Enable Register\r
4094 // - ========== Register definition for PDC_SSC peripheral ========== \r
4095 AT91C_SSC_TNCR            EQU (0xFFFD411C) ;- (PDC_SSC) Transmit Next Counter Register\r
4096 AT91C_SSC_RPR             EQU (0xFFFD4100) ;- (PDC_SSC) Receive Pointer Register\r
4097 AT91C_SSC_RNCR            EQU (0xFFFD4114) ;- (PDC_SSC) Receive Next Counter Register\r
4098 AT91C_SSC_TPR             EQU (0xFFFD4108) ;- (PDC_SSC) Transmit Pointer Register\r
4099 AT91C_SSC_PTCR            EQU (0xFFFD4120) ;- (PDC_SSC) PDC Transfer Control Register\r
4100 AT91C_SSC_TCR             EQU (0xFFFD410C) ;- (PDC_SSC) Transmit Counter Register\r
4101 AT91C_SSC_RCR             EQU (0xFFFD4104) ;- (PDC_SSC) Receive Counter Register\r
4102 AT91C_SSC_RNPR            EQU (0xFFFD4110) ;- (PDC_SSC) Receive Next Pointer Register\r
4103 AT91C_SSC_TNPR            EQU (0xFFFD4118) ;- (PDC_SSC) Transmit Next Pointer Register\r
4104 AT91C_SSC_PTSR            EQU (0xFFFD4124) ;- (PDC_SSC) PDC Transfer Status Register\r
4105 // - ========== Register definition for SSC peripheral ========== \r
4106 AT91C_SSC_RHR             EQU (0xFFFD4020) ;- (SSC) Receive Holding Register\r
4107 AT91C_SSC_RSHR            EQU (0xFFFD4030) ;- (SSC) Receive Sync Holding Register\r
4108 AT91C_SSC_TFMR            EQU (0xFFFD401C) ;- (SSC) Transmit Frame Mode Register\r
4109 AT91C_SSC_IDR             EQU (0xFFFD4048) ;- (SSC) Interrupt Disable Register\r
4110 AT91C_SSC_THR             EQU (0xFFFD4024) ;- (SSC) Transmit Holding Register\r
4111 AT91C_SSC_RCMR            EQU (0xFFFD4010) ;- (SSC) Receive Clock ModeRegister\r
4112 AT91C_SSC_IER             EQU (0xFFFD4044) ;- (SSC) Interrupt Enable Register\r
4113 AT91C_SSC_TSHR            EQU (0xFFFD4034) ;- (SSC) Transmit Sync Holding Register\r
4114 AT91C_SSC_SR              EQU (0xFFFD4040) ;- (SSC) Status Register\r
4115 AT91C_SSC_CMR             EQU (0xFFFD4004) ;- (SSC) Clock Mode Register\r
4116 AT91C_SSC_TCMR            EQU (0xFFFD4018) ;- (SSC) Transmit Clock Mode Register\r
4117 AT91C_SSC_CR              EQU (0xFFFD4000) ;- (SSC) Control Register\r
4118 AT91C_SSC_IMR             EQU (0xFFFD404C) ;- (SSC) Interrupt Mask Register\r
4119 AT91C_SSC_RFMR            EQU (0xFFFD4014) ;- (SSC) Receive Frame Mode Register\r
4120 // - ========== Register definition for TWI peripheral ========== \r
4121 AT91C_TWI_IER             EQU (0xFFFB8024) ;- (TWI) Interrupt Enable Register\r
4122 AT91C_TWI_CR              EQU (0xFFFB8000) ;- (TWI) Control Register\r
4123 AT91C_TWI_SR              EQU (0xFFFB8020) ;- (TWI) Status Register\r
4124 AT91C_TWI_IMR             EQU (0xFFFB802C) ;- (TWI) Interrupt Mask Register\r
4125 AT91C_TWI_THR             EQU (0xFFFB8034) ;- (TWI) Transmit Holding Register\r
4126 AT91C_TWI_IDR             EQU (0xFFFB8028) ;- (TWI) Interrupt Disable Register\r
4127 AT91C_TWI_IADR            EQU (0xFFFB800C) ;- (TWI) Internal Address Register\r
4128 AT91C_TWI_MMR             EQU (0xFFFB8004) ;- (TWI) Master Mode Register\r
4129 AT91C_TWI_CWGR            EQU (0xFFFB8010) ;- (TWI) Clock Waveform Generator Register\r
4130 AT91C_TWI_RHR             EQU (0xFFFB8030) ;- (TWI) Receive Holding Register\r
4131 // - ========== Register definition for PWMC_CH3 peripheral ========== \r
4132 AT91C_PWMC_CH3_CUPDR      EQU (0xFFFCC270) ;- (PWMC_CH3) Channel Update Register\r
4133 AT91C_PWMC_CH3_Reserved   EQU (0xFFFCC274) ;- (PWMC_CH3) Reserved\r
4134 AT91C_PWMC_CH3_CPRDR      EQU (0xFFFCC268) ;- (PWMC_CH3) Channel Period Register\r
4135 AT91C_PWMC_CH3_CDTYR      EQU (0xFFFCC264) ;- (PWMC_CH3) Channel Duty Cycle Register\r
4136 AT91C_PWMC_CH3_CCNTR      EQU (0xFFFCC26C) ;- (PWMC_CH3) Channel Counter Register\r
4137 AT91C_PWMC_CH3_CMR        EQU (0xFFFCC260) ;- (PWMC_CH3) Channel Mode Register\r
4138 // - ========== Register definition for PWMC_CH2 peripheral ========== \r
4139 AT91C_PWMC_CH2_Reserved   EQU (0xFFFCC254) ;- (PWMC_CH2) Reserved\r
4140 AT91C_PWMC_CH2_CMR        EQU (0xFFFCC240) ;- (PWMC_CH2) Channel Mode Register\r
4141 AT91C_PWMC_CH2_CCNTR      EQU (0xFFFCC24C) ;- (PWMC_CH2) Channel Counter Register\r
4142 AT91C_PWMC_CH2_CPRDR      EQU (0xFFFCC248) ;- (PWMC_CH2) Channel Period Register\r
4143 AT91C_PWMC_CH2_CUPDR      EQU (0xFFFCC250) ;- (PWMC_CH2) Channel Update Register\r
4144 AT91C_PWMC_CH2_CDTYR      EQU (0xFFFCC244) ;- (PWMC_CH2) Channel Duty Cycle Register\r
4145 // - ========== Register definition for PWMC_CH1 peripheral ========== \r
4146 AT91C_PWMC_CH1_Reserved   EQU (0xFFFCC234) ;- (PWMC_CH1) Reserved\r
4147 AT91C_PWMC_CH1_CUPDR      EQU (0xFFFCC230) ;- (PWMC_CH1) Channel Update Register\r
4148 AT91C_PWMC_CH1_CPRDR      EQU (0xFFFCC228) ;- (PWMC_CH1) Channel Period Register\r
4149 AT91C_PWMC_CH1_CCNTR      EQU (0xFFFCC22C) ;- (PWMC_CH1) Channel Counter Register\r
4150 AT91C_PWMC_CH1_CDTYR      EQU (0xFFFCC224) ;- (PWMC_CH1) Channel Duty Cycle Register\r
4151 AT91C_PWMC_CH1_CMR        EQU (0xFFFCC220) ;- (PWMC_CH1) Channel Mode Register\r
4152 // - ========== Register definition for PWMC_CH0 peripheral ========== \r
4153 AT91C_PWMC_CH0_Reserved   EQU (0xFFFCC214) ;- (PWMC_CH0) Reserved\r
4154 AT91C_PWMC_CH0_CPRDR      EQU (0xFFFCC208) ;- (PWMC_CH0) Channel Period Register\r
4155 AT91C_PWMC_CH0_CDTYR      EQU (0xFFFCC204) ;- (PWMC_CH0) Channel Duty Cycle Register\r
4156 AT91C_PWMC_CH0_CMR        EQU (0xFFFCC200) ;- (PWMC_CH0) Channel Mode Register\r
4157 AT91C_PWMC_CH0_CUPDR      EQU (0xFFFCC210) ;- (PWMC_CH0) Channel Update Register\r
4158 AT91C_PWMC_CH0_CCNTR      EQU (0xFFFCC20C) ;- (PWMC_CH0) Channel Counter Register\r
4159 // - ========== Register definition for PWMC peripheral ========== \r
4160 AT91C_PWMC_IDR            EQU (0xFFFCC014) ;- (PWMC) PWMC Interrupt Disable Register\r
4161 AT91C_PWMC_DIS            EQU (0xFFFCC008) ;- (PWMC) PWMC Disable Register\r
4162 AT91C_PWMC_IER            EQU (0xFFFCC010) ;- (PWMC) PWMC Interrupt Enable Register\r
4163 AT91C_PWMC_VR             EQU (0xFFFCC0FC) ;- (PWMC) PWMC Version Register\r
4164 AT91C_PWMC_ISR            EQU (0xFFFCC01C) ;- (PWMC) PWMC Interrupt Status Register\r
4165 AT91C_PWMC_SR             EQU (0xFFFCC00C) ;- (PWMC) PWMC Status Register\r
4166 AT91C_PWMC_IMR            EQU (0xFFFCC018) ;- (PWMC) PWMC Interrupt Mask Register\r
4167 AT91C_PWMC_MR             EQU (0xFFFCC000) ;- (PWMC) PWMC Mode Register\r
4168 AT91C_PWMC_ENA            EQU (0xFFFCC004) ;- (PWMC) PWMC Enable Register\r
4169 // - ========== Register definition for UDP peripheral ========== \r
4170 AT91C_UDP_IMR             EQU (0xFFFB0018) ;- (UDP) Interrupt Mask Register\r
4171 AT91C_UDP_FADDR           EQU (0xFFFB0008) ;- (UDP) Function Address Register\r
4172 AT91C_UDP_NUM             EQU (0xFFFB0000) ;- (UDP) Frame Number Register\r
4173 AT91C_UDP_FDR             EQU (0xFFFB0050) ;- (UDP) Endpoint FIFO Data Register\r
4174 AT91C_UDP_ISR             EQU (0xFFFB001C) ;- (UDP) Interrupt Status Register\r
4175 AT91C_UDP_CSR             EQU (0xFFFB0030) ;- (UDP) Endpoint Control and Status Register\r
4176 AT91C_UDP_IDR             EQU (0xFFFB0014) ;- (UDP) Interrupt Disable Register\r
4177 AT91C_UDP_ICR             EQU (0xFFFB0020) ;- (UDP) Interrupt Clear Register\r
4178 AT91C_UDP_RSTEP           EQU (0xFFFB0028) ;- (UDP) Reset Endpoint Register\r
4179 AT91C_UDP_TXVC            EQU (0xFFFB0074) ;- (UDP) Transceiver Control Register\r
4180 AT91C_UDP_GLBSTATE        EQU (0xFFFB0004) ;- (UDP) Global State Register\r
4181 AT91C_UDP_IER             EQU (0xFFFB0010) ;- (UDP) Interrupt Enable Register\r
4182 // - ========== Register definition for TC0 peripheral ========== \r
4183 AT91C_TC0_SR              EQU (0xFFFA0020) ;- (TC0) Status Register\r
4184 AT91C_TC0_RC              EQU (0xFFFA001C) ;- (TC0) Register C\r
4185 AT91C_TC0_RB              EQU (0xFFFA0018) ;- (TC0) Register B\r
4186 AT91C_TC0_CCR             EQU (0xFFFA0000) ;- (TC0) Channel Control Register\r
4187 AT91C_TC0_CMR             EQU (0xFFFA0004) ;- (TC0) Channel Mode Register (Capture Mode / Waveform Mode)\r
4188 AT91C_TC0_IER             EQU (0xFFFA0024) ;- (TC0) Interrupt Enable Register\r
4189 AT91C_TC0_RA              EQU (0xFFFA0014) ;- (TC0) Register A\r
4190 AT91C_TC0_IDR             EQU (0xFFFA0028) ;- (TC0) Interrupt Disable Register\r
4191 AT91C_TC0_CV              EQU (0xFFFA0010) ;- (TC0) Counter Value\r
4192 AT91C_TC0_IMR             EQU (0xFFFA002C) ;- (TC0) Interrupt Mask Register\r
4193 // - ========== Register definition for TC1 peripheral ========== \r
4194 AT91C_TC1_RB              EQU (0xFFFA0058) ;- (TC1) Register B\r
4195 AT91C_TC1_CCR             EQU (0xFFFA0040) ;- (TC1) Channel Control Register\r
4196 AT91C_TC1_IER             EQU (0xFFFA0064) ;- (TC1) Interrupt Enable Register\r
4197 AT91C_TC1_IDR             EQU (0xFFFA0068) ;- (TC1) Interrupt Disable Register\r
4198 AT91C_TC1_SR              EQU (0xFFFA0060) ;- (TC1) Status Register\r
4199 AT91C_TC1_CMR             EQU (0xFFFA0044) ;- (TC1) Channel Mode Register (Capture Mode / Waveform Mode)\r
4200 AT91C_TC1_RA              EQU (0xFFFA0054) ;- (TC1) Register A\r
4201 AT91C_TC1_RC              EQU (0xFFFA005C) ;- (TC1) Register C\r
4202 AT91C_TC1_IMR             EQU (0xFFFA006C) ;- (TC1) Interrupt Mask Register\r
4203 AT91C_TC1_CV              EQU (0xFFFA0050) ;- (TC1) Counter Value\r
4204 // - ========== Register definition for TC2 peripheral ========== \r
4205 AT91C_TC2_CMR             EQU (0xFFFA0084) ;- (TC2) Channel Mode Register (Capture Mode / Waveform Mode)\r
4206 AT91C_TC2_CCR             EQU (0xFFFA0080) ;- (TC2) Channel Control Register\r
4207 AT91C_TC2_CV              EQU (0xFFFA0090) ;- (TC2) Counter Value\r
4208 AT91C_TC2_RA              EQU (0xFFFA0094) ;- (TC2) Register A\r
4209 AT91C_TC2_RB              EQU (0xFFFA0098) ;- (TC2) Register B\r
4210 AT91C_TC2_IDR             EQU (0xFFFA00A8) ;- (TC2) Interrupt Disable Register\r
4211 AT91C_TC2_IMR             EQU (0xFFFA00AC) ;- (TC2) Interrupt Mask Register\r
4212 AT91C_TC2_RC              EQU (0xFFFA009C) ;- (TC2) Register C\r
4213 AT91C_TC2_IER             EQU (0xFFFA00A4) ;- (TC2) Interrupt Enable Register\r
4214 AT91C_TC2_SR              EQU (0xFFFA00A0) ;- (TC2) Status Register\r
4215 // - ========== Register definition for TCB peripheral ========== \r
4216 AT91C_TCB_BMR             EQU (0xFFFA00C4) ;- (TCB) TC Block Mode Register\r
4217 AT91C_TCB_BCR             EQU (0xFFFA00C0) ;- (TCB) TC Block Control Register\r
4218 // - ========== Register definition for CAN_MB0 peripheral ========== \r
4219 AT91C_CAN_MB0_MDL         EQU (0xFFFD0214) ;- (CAN_MB0) MailBox Data Low Register\r
4220 AT91C_CAN_MB0_MAM         EQU (0xFFFD0204) ;- (CAN_MB0) MailBox Acceptance Mask Register\r
4221 AT91C_CAN_MB0_MCR         EQU (0xFFFD021C) ;- (CAN_MB0) MailBox Control Register\r
4222 AT91C_CAN_MB0_MID         EQU (0xFFFD0208) ;- (CAN_MB0) MailBox ID Register\r
4223 AT91C_CAN_MB0_MSR         EQU (0xFFFD0210) ;- (CAN_MB0) MailBox Status Register\r
4224 AT91C_CAN_MB0_MFID        EQU (0xFFFD020C) ;- (CAN_MB0) MailBox Family ID Register\r
4225 AT91C_CAN_MB0_MDH         EQU (0xFFFD0218) ;- (CAN_MB0) MailBox Data High Register\r
4226 AT91C_CAN_MB0_MMR         EQU (0xFFFD0200) ;- (CAN_MB0) MailBox Mode Register\r
4227 // - ========== Register definition for CAN_MB1 peripheral ========== \r
4228 AT91C_CAN_MB1_MDL         EQU (0xFFFD0234) ;- (CAN_MB1) MailBox Data Low Register\r
4229 AT91C_CAN_MB1_MID         EQU (0xFFFD0228) ;- (CAN_MB1) MailBox ID Register\r
4230 AT91C_CAN_MB1_MMR         EQU (0xFFFD0220) ;- (CAN_MB1) MailBox Mode Register\r
4231 AT91C_CAN_MB1_MSR         EQU (0xFFFD0230) ;- (CAN_MB1) MailBox Status Register\r
4232 AT91C_CAN_MB1_MAM         EQU (0xFFFD0224) ;- (CAN_MB1) MailBox Acceptance Mask Register\r
4233 AT91C_CAN_MB1_MDH         EQU (0xFFFD0238) ;- (CAN_MB1) MailBox Data High Register\r
4234 AT91C_CAN_MB1_MCR         EQU (0xFFFD023C) ;- (CAN_MB1) MailBox Control Register\r
4235 AT91C_CAN_MB1_MFID        EQU (0xFFFD022C) ;- (CAN_MB1) MailBox Family ID Register\r
4236 // - ========== Register definition for CAN_MB2 peripheral ========== \r
4237 AT91C_CAN_MB2_MCR         EQU (0xFFFD025C) ;- (CAN_MB2) MailBox Control Register\r
4238 AT91C_CAN_MB2_MDH         EQU (0xFFFD0258) ;- (CAN_MB2) MailBox Data High Register\r
4239 AT91C_CAN_MB2_MID         EQU (0xFFFD0248) ;- (CAN_MB2) MailBox ID Register\r
4240 AT91C_CAN_MB2_MDL         EQU (0xFFFD0254) ;- (CAN_MB2) MailBox Data Low Register\r
4241 AT91C_CAN_MB2_MMR         EQU (0xFFFD0240) ;- (CAN_MB2) MailBox Mode Register\r
4242 AT91C_CAN_MB2_MAM         EQU (0xFFFD0244) ;- (CAN_MB2) MailBox Acceptance Mask Register\r
4243 AT91C_CAN_MB2_MFID        EQU (0xFFFD024C) ;- (CAN_MB2) MailBox Family ID Register\r
4244 AT91C_CAN_MB2_MSR         EQU (0xFFFD0250) ;- (CAN_MB2) MailBox Status Register\r
4245 // - ========== Register definition for CAN_MB3 peripheral ========== \r
4246 AT91C_CAN_MB3_MFID        EQU (0xFFFD026C) ;- (CAN_MB3) MailBox Family ID Register\r
4247 AT91C_CAN_MB3_MAM         EQU (0xFFFD0264) ;- (CAN_MB3) MailBox Acceptance Mask Register\r
4248 AT91C_CAN_MB3_MID         EQU (0xFFFD0268) ;- (CAN_MB3) MailBox ID Register\r
4249 AT91C_CAN_MB3_MCR         EQU (0xFFFD027C) ;- (CAN_MB3) MailBox Control Register\r
4250 AT91C_CAN_MB3_MMR         EQU (0xFFFD0260) ;- (CAN_MB3) MailBox Mode Register\r
4251 AT91C_CAN_MB3_MSR         EQU (0xFFFD0270) ;- (CAN_MB3) MailBox Status Register\r
4252 AT91C_CAN_MB3_MDL         EQU (0xFFFD0274) ;- (CAN_MB3) MailBox Data Low Register\r
4253 AT91C_CAN_MB3_MDH         EQU (0xFFFD0278) ;- (CAN_MB3) MailBox Data High Register\r
4254 // - ========== Register definition for CAN_MB4 peripheral ========== \r
4255 AT91C_CAN_MB4_MID         EQU (0xFFFD0288) ;- (CAN_MB4) MailBox ID Register\r
4256 AT91C_CAN_MB4_MMR         EQU (0xFFFD0280) ;- (CAN_MB4) MailBox Mode Register\r
4257 AT91C_CAN_MB4_MDH         EQU (0xFFFD0298) ;- (CAN_MB4) MailBox Data High Register\r
4258 AT91C_CAN_MB4_MFID        EQU (0xFFFD028C) ;- (CAN_MB4) MailBox Family ID Register\r
4259 AT91C_CAN_MB4_MSR         EQU (0xFFFD0290) ;- (CAN_MB4) MailBox Status Register\r
4260 AT91C_CAN_MB4_MCR         EQU (0xFFFD029C) ;- (CAN_MB4) MailBox Control Register\r
4261 AT91C_CAN_MB4_MDL         EQU (0xFFFD0294) ;- (CAN_MB4) MailBox Data Low Register\r
4262 AT91C_CAN_MB4_MAM         EQU (0xFFFD0284) ;- (CAN_MB4) MailBox Acceptance Mask Register\r
4263 // - ========== Register definition for CAN_MB5 peripheral ========== \r
4264 AT91C_CAN_MB5_MSR         EQU (0xFFFD02B0) ;- (CAN_MB5) MailBox Status Register\r
4265 AT91C_CAN_MB5_MCR         EQU (0xFFFD02BC) ;- (CAN_MB5) MailBox Control Register\r
4266 AT91C_CAN_MB5_MFID        EQU (0xFFFD02AC) ;- (CAN_MB5) MailBox Family ID Register\r
4267 AT91C_CAN_MB5_MDH         EQU (0xFFFD02B8) ;- (CAN_MB5) MailBox Data High Register\r
4268 AT91C_CAN_MB5_MID         EQU (0xFFFD02A8) ;- (CAN_MB5) MailBox ID Register\r
4269 AT91C_CAN_MB5_MMR         EQU (0xFFFD02A0) ;- (CAN_MB5) MailBox Mode Register\r
4270 AT91C_CAN_MB5_MDL         EQU (0xFFFD02B4) ;- (CAN_MB5) MailBox Data Low Register\r
4271 AT91C_CAN_MB5_MAM         EQU (0xFFFD02A4) ;- (CAN_MB5) MailBox Acceptance Mask Register\r
4272 // - ========== Register definition for CAN_MB6 peripheral ========== \r
4273 AT91C_CAN_MB6_MFID        EQU (0xFFFD02CC) ;- (CAN_MB6) MailBox Family ID Register\r
4274 AT91C_CAN_MB6_MID         EQU (0xFFFD02C8) ;- (CAN_MB6) MailBox ID Register\r
4275 AT91C_CAN_MB6_MAM         EQU (0xFFFD02C4) ;- (CAN_MB6) MailBox Acceptance Mask Register\r
4276 AT91C_CAN_MB6_MSR         EQU (0xFFFD02D0) ;- (CAN_MB6) MailBox Status Register\r
4277 AT91C_CAN_MB6_MDL         EQU (0xFFFD02D4) ;- (CAN_MB6) MailBox Data Low Register\r
4278 AT91C_CAN_MB6_MCR         EQU (0xFFFD02DC) ;- (CAN_MB6) MailBox Control Register\r
4279 AT91C_CAN_MB6_MDH         EQU (0xFFFD02D8) ;- (CAN_MB6) MailBox Data High Register\r
4280 AT91C_CAN_MB6_MMR         EQU (0xFFFD02C0) ;- (CAN_MB6) MailBox Mode Register\r
4281 // - ========== Register definition for CAN_MB7 peripheral ========== \r
4282 AT91C_CAN_MB7_MCR         EQU (0xFFFD02FC) ;- (CAN_MB7) MailBox Control Register\r
4283 AT91C_CAN_MB7_MDH         EQU (0xFFFD02F8) ;- (CAN_MB7) MailBox Data High Register\r
4284 AT91C_CAN_MB7_MFID        EQU (0xFFFD02EC) ;- (CAN_MB7) MailBox Family ID Register\r
4285 AT91C_CAN_MB7_MDL         EQU (0xFFFD02F4) ;- (CAN_MB7) MailBox Data Low Register\r
4286 AT91C_CAN_MB7_MID         EQU (0xFFFD02E8) ;- (CAN_MB7) MailBox ID Register\r
4287 AT91C_CAN_MB7_MMR         EQU (0xFFFD02E0) ;- (CAN_MB7) MailBox Mode Register\r
4288 AT91C_CAN_MB7_MAM         EQU (0xFFFD02E4) ;- (CAN_MB7) MailBox Acceptance Mask Register\r
4289 AT91C_CAN_MB7_MSR         EQU (0xFFFD02F0) ;- (CAN_MB7) MailBox Status Register\r
4290 // - ========== Register definition for CAN peripheral ========== \r
4291 AT91C_CAN_TCR             EQU (0xFFFD0024) ;- (CAN) Transfer Command Register\r
4292 AT91C_CAN_IMR             EQU (0xFFFD000C) ;- (CAN) Interrupt Mask Register\r
4293 AT91C_CAN_IER             EQU (0xFFFD0004) ;- (CAN) Interrupt Enable Register\r
4294 AT91C_CAN_ECR             EQU (0xFFFD0020) ;- (CAN) Error Counter Register\r
4295 AT91C_CAN_TIMESTP         EQU (0xFFFD001C) ;- (CAN) Time Stamp Register\r
4296 AT91C_CAN_MR              EQU (0xFFFD0000) ;- (CAN) Mode Register\r
4297 AT91C_CAN_IDR             EQU (0xFFFD0008) ;- (CAN) Interrupt Disable Register\r
4298 AT91C_CAN_ACR             EQU (0xFFFD0028) ;- (CAN) Abort Command Register\r
4299 AT91C_CAN_TIM             EQU (0xFFFD0018) ;- (CAN) Timer Register\r
4300 AT91C_CAN_SR              EQU (0xFFFD0010) ;- (CAN) Status Register\r
4301 AT91C_CAN_BR              EQU (0xFFFD0014) ;- (CAN) Baudrate Register\r
4302 AT91C_CAN_VR              EQU (0xFFFD00FC) ;- (CAN) Version Register\r
4303 // - ========== Register definition for EMAC peripheral ========== \r
4304 AT91C_EMAC_ISR            EQU (0xFFFDC024) ;- (EMAC) Interrupt Status Register\r
4305 AT91C_EMAC_SA4H           EQU (0xFFFDC0B4) ;- (EMAC) Specific Address 4 Top, Last 2 bytes\r
4306 AT91C_EMAC_SA1L           EQU (0xFFFDC098) ;- (EMAC) Specific Address 1 Bottom, First 4 bytes\r
4307 AT91C_EMAC_ELE            EQU (0xFFFDC078) ;- (EMAC) Excessive Length Errors Register\r
4308 AT91C_EMAC_LCOL           EQU (0xFFFDC05C) ;- (EMAC) Late Collision Register\r
4309 AT91C_EMAC_RLE            EQU (0xFFFDC088) ;- (EMAC) Receive Length Field Mismatch Register\r
4310 AT91C_EMAC_WOL            EQU (0xFFFDC0C4) ;- (EMAC) Wake On LAN Register\r
4311 AT91C_EMAC_DTF            EQU (0xFFFDC058) ;- (EMAC) Deferred Transmission Frame Register\r
4312 AT91C_EMAC_TUND           EQU (0xFFFDC064) ;- (EMAC) Transmit Underrun Error Register\r
4313 AT91C_EMAC_NCR            EQU (0xFFFDC000) ;- (EMAC) Network Control Register\r
4314 AT91C_EMAC_SA4L           EQU (0xFFFDC0B0) ;- (EMAC) Specific Address 4 Bottom, First 4 bytes\r
4315 AT91C_EMAC_RSR            EQU (0xFFFDC020) ;- (EMAC) Receive Status Register\r
4316 AT91C_EMAC_SA3L           EQU (0xFFFDC0A8) ;- (EMAC) Specific Address 3 Bottom, First 4 bytes\r
4317 AT91C_EMAC_TSR            EQU (0xFFFDC014) ;- (EMAC) Transmit Status Register\r
4318 AT91C_EMAC_IDR            EQU (0xFFFDC02C) ;- (EMAC) Interrupt Disable Register\r
4319 AT91C_EMAC_RSE            EQU (0xFFFDC074) ;- (EMAC) Receive Symbol Errors Register\r
4320 AT91C_EMAC_ECOL           EQU (0xFFFDC060) ;- (EMAC) Excessive Collision Register\r
4321 AT91C_EMAC_TID            EQU (0xFFFDC0B8) ;- (EMAC) Type ID Checking Register\r
4322 AT91C_EMAC_HRB            EQU (0xFFFDC090) ;- (EMAC) Hash Address Bottom[31:0]\r
4323 AT91C_EMAC_TBQP           EQU (0xFFFDC01C) ;- (EMAC) Transmit Buffer Queue Pointer\r
4324 AT91C_EMAC_USRIO          EQU (0xFFFDC0C0) ;- (EMAC) USER Input/Output Register\r
4325 AT91C_EMAC_PTR            EQU (0xFFFDC038) ;- (EMAC) Pause Time Register\r
4326 AT91C_EMAC_SA2H           EQU (0xFFFDC0A4) ;- (EMAC) Specific Address 2 Top, Last 2 bytes\r
4327 AT91C_EMAC_ROV            EQU (0xFFFDC070) ;- (EMAC) Receive Overrun Errors Register\r
4328 AT91C_EMAC_ALE            EQU (0xFFFDC054) ;- (EMAC) Alignment Error Register\r
4329 AT91C_EMAC_RJA            EQU (0xFFFDC07C) ;- (EMAC) Receive Jabbers Register\r
4330 AT91C_EMAC_RBQP           EQU (0xFFFDC018) ;- (EMAC) Receive Buffer Queue Pointer\r
4331 AT91C_EMAC_TPF            EQU (0xFFFDC08C) ;- (EMAC) Transmitted Pause Frames Register\r
4332 AT91C_EMAC_NCFGR          EQU (0xFFFDC004) ;- (EMAC) Network Configuration Register\r
4333 AT91C_EMAC_HRT            EQU (0xFFFDC094) ;- (EMAC) Hash Address Top[63:32]\r
4334 AT91C_EMAC_USF            EQU (0xFFFDC080) ;- (EMAC) Undersize Frames Register\r
4335 AT91C_EMAC_FCSE           EQU (0xFFFDC050) ;- (EMAC) Frame Check Sequence Error Register\r
4336 AT91C_EMAC_TPQ            EQU (0xFFFDC0BC) ;- (EMAC) Transmit Pause Quantum Register\r
4337 AT91C_EMAC_MAN            EQU (0xFFFDC034) ;- (EMAC) PHY Maintenance Register\r
4338 AT91C_EMAC_FTO            EQU (0xFFFDC040) ;- (EMAC) Frames Transmitted OK Register\r
4339 AT91C_EMAC_REV            EQU (0xFFFDC0FC) ;- (EMAC) Revision Register\r
4340 AT91C_EMAC_IMR            EQU (0xFFFDC030) ;- (EMAC) Interrupt Mask Register\r
4341 AT91C_EMAC_SCF            EQU (0xFFFDC044) ;- (EMAC) Single Collision Frame Register\r
4342 AT91C_EMAC_PFR            EQU (0xFFFDC03C) ;- (EMAC) Pause Frames received Register\r
4343 AT91C_EMAC_MCF            EQU (0xFFFDC048) ;- (EMAC) Multiple Collision Frame Register\r
4344 AT91C_EMAC_NSR            EQU (0xFFFDC008) ;- (EMAC) Network Status Register\r
4345 AT91C_EMAC_SA2L           EQU (0xFFFDC0A0) ;- (EMAC) Specific Address 2 Bottom, First 4 bytes\r
4346 AT91C_EMAC_FRO            EQU (0xFFFDC04C) ;- (EMAC) Frames Received OK Register\r
4347 AT91C_EMAC_IER            EQU (0xFFFDC028) ;- (EMAC) Interrupt Enable Register\r
4348 AT91C_EMAC_SA1H           EQU (0xFFFDC09C) ;- (EMAC) Specific Address 1 Top, Last 2 bytes\r
4349 AT91C_EMAC_CSE            EQU (0xFFFDC068) ;- (EMAC) Carrier Sense Error Register\r
4350 AT91C_EMAC_SA3H           EQU (0xFFFDC0AC) ;- (EMAC) Specific Address 3 Top, Last 2 bytes\r
4351 AT91C_EMAC_RRE            EQU (0xFFFDC06C) ;- (EMAC) Receive Ressource Error Register\r
4352 AT91C_EMAC_STE            EQU (0xFFFDC084) ;- (EMAC) SQE Test Error Register\r
4353 // - ========== Register definition for PDC_ADC peripheral ========== \r
4354 AT91C_ADC_PTSR            EQU (0xFFFD8124) ;- (PDC_ADC) PDC Transfer Status Register\r
4355 AT91C_ADC_PTCR            EQU (0xFFFD8120) ;- (PDC_ADC) PDC Transfer Control Register\r
4356 AT91C_ADC_TNPR            EQU (0xFFFD8118) ;- (PDC_ADC) Transmit Next Pointer Register\r
4357 AT91C_ADC_TNCR            EQU (0xFFFD811C) ;- (PDC_ADC) Transmit Next Counter Register\r
4358 AT91C_ADC_RNPR            EQU (0xFFFD8110) ;- (PDC_ADC) Receive Next Pointer Register\r
4359 AT91C_ADC_RNCR            EQU (0xFFFD8114) ;- (PDC_ADC) Receive Next Counter Register\r
4360 AT91C_ADC_RPR             EQU (0xFFFD8100) ;- (PDC_ADC) Receive Pointer Register\r
4361 AT91C_ADC_TCR             EQU (0xFFFD810C) ;- (PDC_ADC) Transmit Counter Register\r
4362 AT91C_ADC_TPR             EQU (0xFFFD8108) ;- (PDC_ADC) Transmit Pointer Register\r
4363 AT91C_ADC_RCR             EQU (0xFFFD8104) ;- (PDC_ADC) Receive Counter Register\r
4364 // - ========== Register definition for ADC peripheral ========== \r
4365 AT91C_ADC_CDR2            EQU (0xFFFD8038) ;- (ADC) ADC Channel Data Register 2\r
4366 AT91C_ADC_CDR3            EQU (0xFFFD803C) ;- (ADC) ADC Channel Data Register 3\r
4367 AT91C_ADC_CDR0            EQU (0xFFFD8030) ;- (ADC) ADC Channel Data Register 0\r
4368 AT91C_ADC_CDR5            EQU (0xFFFD8044) ;- (ADC) ADC Channel Data Register 5\r
4369 AT91C_ADC_CHDR            EQU (0xFFFD8014) ;- (ADC) ADC Channel Disable Register\r
4370 AT91C_ADC_SR              EQU (0xFFFD801C) ;- (ADC) ADC Status Register\r
4371 AT91C_ADC_CDR4            EQU (0xFFFD8040) ;- (ADC) ADC Channel Data Register 4\r
4372 AT91C_ADC_CDR1            EQU (0xFFFD8034) ;- (ADC) ADC Channel Data Register 1\r
4373 AT91C_ADC_LCDR            EQU (0xFFFD8020) ;- (ADC) ADC Last Converted Data Register\r
4374 AT91C_ADC_IDR             EQU (0xFFFD8028) ;- (ADC) ADC Interrupt Disable Register\r
4375 AT91C_ADC_CR              EQU (0xFFFD8000) ;- (ADC) ADC Control Register\r
4376 AT91C_ADC_CDR7            EQU (0xFFFD804C) ;- (ADC) ADC Channel Data Register 7\r
4377 AT91C_ADC_CDR6            EQU (0xFFFD8048) ;- (ADC) ADC Channel Data Register 6\r
4378 AT91C_ADC_IER             EQU (0xFFFD8024) ;- (ADC) ADC Interrupt Enable Register\r
4379 AT91C_ADC_CHER            EQU (0xFFFD8010) ;- (ADC) ADC Channel Enable Register\r
4380 AT91C_ADC_CHSR            EQU (0xFFFD8018) ;- (ADC) ADC Channel Status Register\r
4381 AT91C_ADC_MR              EQU (0xFFFD8004) ;- (ADC) ADC Mode Register\r
4382 AT91C_ADC_IMR             EQU (0xFFFD802C) ;- (ADC) ADC Interrupt Mask Register\r
4383 // - ========== Register definition for PDC_AES peripheral ========== \r
4384 AT91C_AES_TPR             EQU (0xFFFA4108) ;- (PDC_AES) Transmit Pointer Register\r
4385 AT91C_AES_PTCR            EQU (0xFFFA4120) ;- (PDC_AES) PDC Transfer Control Register\r
4386 AT91C_AES_RNPR            EQU (0xFFFA4110) ;- (PDC_AES) Receive Next Pointer Register\r
4387 AT91C_AES_TNCR            EQU (0xFFFA411C) ;- (PDC_AES) Transmit Next Counter Register\r
4388 AT91C_AES_TCR             EQU (0xFFFA410C) ;- (PDC_AES) Transmit Counter Register\r
4389 AT91C_AES_RCR             EQU (0xFFFA4104) ;- (PDC_AES) Receive Counter Register\r
4390 AT91C_AES_RNCR            EQU (0xFFFA4114) ;- (PDC_AES) Receive Next Counter Register\r
4391 AT91C_AES_TNPR            EQU (0xFFFA4118) ;- (PDC_AES) Transmit Next Pointer Register\r
4392 AT91C_AES_RPR             EQU (0xFFFA4100) ;- (PDC_AES) Receive Pointer Register\r
4393 AT91C_AES_PTSR            EQU (0xFFFA4124) ;- (PDC_AES) PDC Transfer Status Register\r
4394 // - ========== Register definition for AES peripheral ========== \r
4395 AT91C_AES_IVxR            EQU (0xFFFA4060) ;- (AES) Initialization Vector x Register\r
4396 AT91C_AES_MR              EQU (0xFFFA4004) ;- (AES) Mode Register\r
4397 AT91C_AES_VR              EQU (0xFFFA40FC) ;- (AES) AES Version Register\r
4398 AT91C_AES_ODATAxR         EQU (0xFFFA4050) ;- (AES) Output Data x Register\r
4399 AT91C_AES_IDATAxR         EQU (0xFFFA4040) ;- (AES) Input Data x Register\r
4400 AT91C_AES_CR              EQU (0xFFFA4000) ;- (AES) Control Register\r
4401 AT91C_AES_IDR             EQU (0xFFFA4014) ;- (AES) Interrupt Disable Register\r
4402 AT91C_AES_IMR             EQU (0xFFFA4018) ;- (AES) Interrupt Mask Register\r
4403 AT91C_AES_IER             EQU (0xFFFA4010) ;- (AES) Interrupt Enable Register\r
4404 AT91C_AES_KEYWxR          EQU (0xFFFA4020) ;- (AES) Key Word x Register\r
4405 AT91C_AES_ISR             EQU (0xFFFA401C) ;- (AES) Interrupt Status Register\r
4406 // - ========== Register definition for PDC_TDES peripheral ========== \r
4407 AT91C_TDES_RNCR           EQU (0xFFFA8114) ;- (PDC_TDES) Receive Next Counter Register\r
4408 AT91C_TDES_TCR            EQU (0xFFFA810C) ;- (PDC_TDES) Transmit Counter Register\r
4409 AT91C_TDES_RCR            EQU (0xFFFA8104) ;- (PDC_TDES) Receive Counter Register\r
4410 AT91C_TDES_TNPR           EQU (0xFFFA8118) ;- (PDC_TDES) Transmit Next Pointer Register\r
4411 AT91C_TDES_RNPR           EQU (0xFFFA8110) ;- (PDC_TDES) Receive Next Pointer Register\r
4412 AT91C_TDES_RPR            EQU (0xFFFA8100) ;- (PDC_TDES) Receive Pointer Register\r
4413 AT91C_TDES_TNCR           EQU (0xFFFA811C) ;- (PDC_TDES) Transmit Next Counter Register\r
4414 AT91C_TDES_TPR            EQU (0xFFFA8108) ;- (PDC_TDES) Transmit Pointer Register\r
4415 AT91C_TDES_PTSR           EQU (0xFFFA8124) ;- (PDC_TDES) PDC Transfer Status Register\r
4416 AT91C_TDES_PTCR           EQU (0xFFFA8120) ;- (PDC_TDES) PDC Transfer Control Register\r
4417 // - ========== Register definition for TDES peripheral ========== \r
4418 AT91C_TDES_KEY2WxR        EQU (0xFFFA8028) ;- (TDES) Key 2 Word x Register\r
4419 AT91C_TDES_KEY3WxR        EQU (0xFFFA8030) ;- (TDES) Key 3 Word x Register\r
4420 AT91C_TDES_IDR            EQU (0xFFFA8014) ;- (TDES) Interrupt Disable Register\r
4421 AT91C_TDES_VR             EQU (0xFFFA80FC) ;- (TDES) TDES Version Register\r
4422 AT91C_TDES_IVxR           EQU (0xFFFA8060) ;- (TDES) Initialization Vector x Register\r
4423 AT91C_TDES_ODATAxR        EQU (0xFFFA8050) ;- (TDES) Output Data x Register\r
4424 AT91C_TDES_IMR            EQU (0xFFFA8018) ;- (TDES) Interrupt Mask Register\r
4425 AT91C_TDES_MR             EQU (0xFFFA8004) ;- (TDES) Mode Register\r
4426 AT91C_TDES_CR             EQU (0xFFFA8000) ;- (TDES) Control Register\r
4427 AT91C_TDES_IER            EQU (0xFFFA8010) ;- (TDES) Interrupt Enable Register\r
4428 AT91C_TDES_ISR            EQU (0xFFFA801C) ;- (TDES) Interrupt Status Register\r
4429 AT91C_TDES_IDATAxR        EQU (0xFFFA8040) ;- (TDES) Input Data x Register\r
4430 AT91C_TDES_KEY1WxR        EQU (0xFFFA8020) ;- (TDES) Key 1 Word x Register\r
4431 \r
4432 // - *****************************************************************************\r
4433 // -               PIO DEFINITIONS FOR AT91SAM7X256\r
4434 // - *****************************************************************************\r
4435 AT91C_PIO_PA0             EQU (1 <<  0) ;- Pin Controlled by PA0\r
4436 AT91C_PA0_RXD0            EQU (AT91C_PIO_PA0) ;-  USART 0 Receive Data\r
4437 AT91C_PIO_PA1             EQU (1 <<  1) ;- Pin Controlled by PA1\r
4438 AT91C_PA1_TXD0            EQU (AT91C_PIO_PA1) ;-  USART 0 Transmit Data\r
4439 AT91C_PIO_PA10            EQU (1 << 10) ;- Pin Controlled by PA10\r
4440 AT91C_PA10_TWD            EQU (AT91C_PIO_PA10) ;-  TWI Two-wire Serial Data\r
4441 AT91C_PIO_PA11            EQU (1 << 11) ;- Pin Controlled by PA11\r
4442 AT91C_PA11_TWCK           EQU (AT91C_PIO_PA11) ;-  TWI Two-wire Serial Clock\r
4443 AT91C_PIO_PA12            EQU (1 << 12) ;- Pin Controlled by PA12\r
4444 AT91C_PA12_NPCS00         EQU (AT91C_PIO_PA12) ;-  SPI 0 Peripheral Chip Select 0\r
4445 AT91C_PIO_PA13            EQU (1 << 13) ;- Pin Controlled by PA13\r
4446 AT91C_PA13_NPCS01         EQU (AT91C_PIO_PA13) ;-  SPI 0 Peripheral Chip Select 1\r
4447 AT91C_PA13_PCK1           EQU (AT91C_PIO_PA13) ;-  PMC Programmable Clock Output 1\r
4448 AT91C_PIO_PA14            EQU (1 << 14) ;- Pin Controlled by PA14\r
4449 AT91C_PA14_NPCS02         EQU (AT91C_PIO_PA14) ;-  SPI 0 Peripheral Chip Select 2\r
4450 AT91C_PA14_IRQ1           EQU (AT91C_PIO_PA14) ;-  External Interrupt 1\r
4451 AT91C_PIO_PA15            EQU (1 << 15) ;- Pin Controlled by PA15\r
4452 AT91C_PA15_NPCS03         EQU (AT91C_PIO_PA15) ;-  SPI 0 Peripheral Chip Select 3\r
4453 AT91C_PA15_TCLK2          EQU (AT91C_PIO_PA15) ;-  Timer Counter 2 external clock input\r
4454 AT91C_PIO_PA16            EQU (1 << 16) ;- Pin Controlled by PA16\r
4455 AT91C_PA16_MISO0          EQU (AT91C_PIO_PA16) ;-  SPI 0 Master In Slave\r
4456 AT91C_PIO_PA17            EQU (1 << 17) ;- Pin Controlled by PA17\r
4457 AT91C_PA17_MOSI0          EQU (AT91C_PIO_PA17) ;-  SPI 0 Master Out Slave\r
4458 AT91C_PIO_PA18            EQU (1 << 18) ;- Pin Controlled by PA18\r
4459 AT91C_PA18_SPCK0          EQU (AT91C_PIO_PA18) ;-  SPI 0 Serial Clock\r
4460 AT91C_PIO_PA19            EQU (1 << 19) ;- Pin Controlled by PA19\r
4461 AT91C_PA19_CANRX          EQU (AT91C_PIO_PA19) ;-  CAN Receive\r
4462 AT91C_PIO_PA2             EQU (1 <<  2) ;- Pin Controlled by PA2\r
4463 AT91C_PA2_SCK0            EQU (AT91C_PIO_PA2) ;-  USART 0 Serial Clock\r
4464 AT91C_PA2_NPCS11          EQU (AT91C_PIO_PA2) ;-  SPI 1 Peripheral Chip Select 1\r
4465 AT91C_PIO_PA20            EQU (1 << 20) ;- Pin Controlled by PA20\r
4466 AT91C_PA20_CANTX          EQU (AT91C_PIO_PA20) ;-  CAN Transmit\r
4467 AT91C_PIO_PA21            EQU (1 << 21) ;- Pin Controlled by PA21\r
4468 AT91C_PA21_TF             EQU (AT91C_PIO_PA21) ;-  SSC Transmit Frame Sync\r
4469 AT91C_PA21_NPCS10         EQU (AT91C_PIO_PA21) ;-  SPI 1 Peripheral Chip Select 0\r
4470 AT91C_PIO_PA22            EQU (1 << 22) ;- Pin Controlled by PA22\r
4471 AT91C_PA22_TK             EQU (AT91C_PIO_PA22) ;-  SSC Transmit Clock\r
4472 AT91C_PA22_SPCK1          EQU (AT91C_PIO_PA22) ;-  SPI 1 Serial Clock\r
4473 AT91C_PIO_PA23            EQU (1 << 23) ;- Pin Controlled by PA23\r
4474 AT91C_PA23_TD             EQU (AT91C_PIO_PA23) ;-  SSC Transmit data\r
4475 AT91C_PA23_MOSI1          EQU (AT91C_PIO_PA23) ;-  SPI 1 Master Out Slave\r
4476 AT91C_PIO_PA24            EQU (1 << 24) ;- Pin Controlled by PA24\r
4477 AT91C_PA24_RD             EQU (AT91C_PIO_PA24) ;-  SSC Receive Data\r
4478 AT91C_PA24_MISO1          EQU (AT91C_PIO_PA24) ;-  SPI 1 Master In Slave\r
4479 AT91C_PIO_PA25            EQU (1 << 25) ;- Pin Controlled by PA25\r
4480 AT91C_PA25_RK             EQU (AT91C_PIO_PA25) ;-  SSC Receive Clock\r
4481 AT91C_PA25_NPCS11         EQU (AT91C_PIO_PA25) ;-  SPI 1 Peripheral Chip Select 1\r
4482 AT91C_PIO_PA26            EQU (1 << 26) ;- Pin Controlled by PA26\r
4483 AT91C_PA26_RF             EQU (AT91C_PIO_PA26) ;-  SSC Receive Frame Sync\r
4484 AT91C_PA26_NPCS12         EQU (AT91C_PIO_PA26) ;-  SPI 1 Peripheral Chip Select 2\r
4485 AT91C_PIO_PA27            EQU (1 << 27) ;- Pin Controlled by PA27\r
4486 AT91C_PA27_DRXD           EQU (AT91C_PIO_PA27) ;-  DBGU Debug Receive Data\r
4487 AT91C_PA27_PCK3           EQU (AT91C_PIO_PA27) ;-  PMC Programmable Clock Output 3\r
4488 AT91C_PIO_PA28            EQU (1 << 28) ;- Pin Controlled by PA28\r
4489 AT91C_PA28_DTXD           EQU (AT91C_PIO_PA28) ;-  DBGU Debug Transmit Data\r
4490 AT91C_PIO_PA29            EQU (1 << 29) ;- Pin Controlled by PA29\r
4491 AT91C_PA29_FIQ            EQU (AT91C_PIO_PA29) ;-  AIC Fast Interrupt Input\r
4492 AT91C_PA29_NPCS13         EQU (AT91C_PIO_PA29) ;-  SPI 1 Peripheral Chip Select 3\r
4493 AT91C_PIO_PA3             EQU (1 <<  3) ;- Pin Controlled by PA3\r
4494 AT91C_PA3_RTS0            EQU (AT91C_PIO_PA3) ;-  USART 0 Ready To Send\r
4495 AT91C_PA3_NPCS12          EQU (AT91C_PIO_PA3) ;-  SPI 1 Peripheral Chip Select 2\r
4496 AT91C_PIO_PA30            EQU (1 << 30) ;- Pin Controlled by PA30\r
4497 AT91C_PA30_IRQ0           EQU (AT91C_PIO_PA30) ;-  External Interrupt 0\r
4498 AT91C_PA30_PCK2           EQU (AT91C_PIO_PA30) ;-  PMC Programmable Clock Output 2\r
4499 AT91C_PIO_PA4             EQU (1 <<  4) ;- Pin Controlled by PA4\r
4500 AT91C_PA4_CTS0            EQU (AT91C_PIO_PA4) ;-  USART 0 Clear To Send\r
4501 AT91C_PA4_NPCS13          EQU (AT91C_PIO_PA4) ;-  SPI 1 Peripheral Chip Select 3\r
4502 AT91C_PIO_PA5             EQU (1 <<  5) ;- Pin Controlled by PA5\r
4503 AT91C_PA5_RXD1            EQU (AT91C_PIO_PA5) ;-  USART 1 Receive Data\r
4504 AT91C_PIO_PA6             EQU (1 <<  6) ;- Pin Controlled by PA6\r
4505 AT91C_PA6_TXD1            EQU (AT91C_PIO_PA6) ;-  USART 1 Transmit Data\r
4506 AT91C_PIO_PA7             EQU (1 <<  7) ;- Pin Controlled by PA7\r
4507 AT91C_PA7_SCK1            EQU (AT91C_PIO_PA7) ;-  USART 1 Serial Clock\r
4508 AT91C_PA7_NPCS01          EQU (AT91C_PIO_PA7) ;-  SPI 0 Peripheral Chip Select 1\r
4509 AT91C_PIO_PA8             EQU (1 <<  8) ;- Pin Controlled by PA8\r
4510 AT91C_PA8_RTS1            EQU (AT91C_PIO_PA8) ;-  USART 1 Ready To Send\r
4511 AT91C_PA8_NPCS02          EQU (AT91C_PIO_PA8) ;-  SPI 0 Peripheral Chip Select 2\r
4512 AT91C_PIO_PA9             EQU (1 <<  9) ;- Pin Controlled by PA9\r
4513 AT91C_PA9_CTS1            EQU (AT91C_PIO_PA9) ;-  USART 1 Clear To Send\r
4514 AT91C_PA9_NPCS03          EQU (AT91C_PIO_PA9) ;-  SPI 0 Peripheral Chip Select 3\r
4515 AT91C_PIO_PB0             EQU (1 <<  0) ;- Pin Controlled by PB0\r
4516 AT91C_PB0_ETXCK_EREFCK    EQU (AT91C_PIO_PB0) ;-  Ethernet MAC Transmit Clock/Reference Clock\r
4517 AT91C_PB0_PCK0            EQU (AT91C_PIO_PB0) ;-  PMC Programmable Clock Output 0\r
4518 AT91C_PIO_PB1             EQU (1 <<  1) ;- Pin Controlled by PB1\r
4519 AT91C_PB1_ETXEN           EQU (AT91C_PIO_PB1) ;-  Ethernet MAC Transmit Enable\r
4520 AT91C_PIO_PB10            EQU (1 << 10) ;- Pin Controlled by PB10\r
4521 AT91C_PB10_ETX2           EQU (AT91C_PIO_PB10) ;-  Ethernet MAC Transmit Data 2\r
4522 AT91C_PB10_NPCS11         EQU (AT91C_PIO_PB10) ;-  SPI 1 Peripheral Chip Select 1\r
4523 AT91C_PIO_PB11            EQU (1 << 11) ;- Pin Controlled by PB11\r
4524 AT91C_PB11_ETX3           EQU (AT91C_PIO_PB11) ;-  Ethernet MAC Transmit Data 3\r
4525 AT91C_PB11_NPCS12         EQU (AT91C_PIO_PB11) ;-  SPI 1 Peripheral Chip Select 2\r
4526 AT91C_PIO_PB12            EQU (1 << 12) ;- Pin Controlled by PB12\r
4527 AT91C_PB12_ETXER          EQU (AT91C_PIO_PB12) ;-  Ethernet MAC Transmikt Coding Error\r
4528 AT91C_PB12_TCLK0          EQU (AT91C_PIO_PB12) ;-  Timer Counter 0 external clock input\r
4529 AT91C_PIO_PB13            EQU (1 << 13) ;- Pin Controlled by PB13\r
4530 AT91C_PB13_ERX2           EQU (AT91C_PIO_PB13) ;-  Ethernet MAC Receive Data 2\r
4531 AT91C_PB13_NPCS01         EQU (AT91C_PIO_PB13) ;-  SPI 0 Peripheral Chip Select 1\r
4532 AT91C_PIO_PB14            EQU (1 << 14) ;- Pin Controlled by PB14\r
4533 AT91C_PB14_ERX3           EQU (AT91C_PIO_PB14) ;-  Ethernet MAC Receive Data 3\r
4534 AT91C_PB14_NPCS02         EQU (AT91C_PIO_PB14) ;-  SPI 0 Peripheral Chip Select 2\r
4535 AT91C_PIO_PB15            EQU (1 << 15) ;- Pin Controlled by PB15\r
4536 AT91C_PB15_ERXDV          EQU (AT91C_PIO_PB15) ;-  Ethernet MAC Receive Data Valid\r
4537 AT91C_PIO_PB16            EQU (1 << 16) ;- Pin Controlled by PB16\r
4538 AT91C_PB16_ECOL           EQU (AT91C_PIO_PB16) ;-  Ethernet MAC Collision Detected\r
4539 AT91C_PB16_NPCS13         EQU (AT91C_PIO_PB16) ;-  SPI 1 Peripheral Chip Select 3\r
4540 AT91C_PIO_PB17            EQU (1 << 17) ;- Pin Controlled by PB17\r
4541 AT91C_PB17_ERXCK          EQU (AT91C_PIO_PB17) ;-  Ethernet MAC Receive Clock\r
4542 AT91C_PB17_NPCS03         EQU (AT91C_PIO_PB17) ;-  SPI 0 Peripheral Chip Select 3\r
4543 AT91C_PIO_PB18            EQU (1 << 18) ;- Pin Controlled by PB18\r
4544 AT91C_PB18_EF100          EQU (AT91C_PIO_PB18) ;-  Ethernet MAC Force 100 Mbits/sec\r
4545 AT91C_PB18_ADTRG          EQU (AT91C_PIO_PB18) ;-  ADC External Trigger\r
4546 AT91C_PIO_PB19            EQU (1 << 19) ;- Pin Controlled by PB19\r
4547 AT91C_PB19_PWM0           EQU (AT91C_PIO_PB19) ;-  PWM Channel 0\r
4548 AT91C_PB19_TCLK1          EQU (AT91C_PIO_PB19) ;-  Timer Counter 1 external clock input\r
4549 AT91C_PIO_PB2             EQU (1 <<  2) ;- Pin Controlled by PB2\r
4550 AT91C_PB2_ETX0            EQU (AT91C_PIO_PB2) ;-  Ethernet MAC Transmit Data 0\r
4551 AT91C_PIO_PB20            EQU (1 << 20) ;- Pin Controlled by PB20\r
4552 AT91C_PB20_PWM1           EQU (AT91C_PIO_PB20) ;-  PWM Channel 1\r
4553 AT91C_PB20_PCK0           EQU (AT91C_PIO_PB20) ;-  PMC Programmable Clock Output 0\r
4554 AT91C_PIO_PB21            EQU (1 << 21) ;- Pin Controlled by PB21\r
4555 AT91C_PB21_PWM2           EQU (AT91C_PIO_PB21) ;-  PWM Channel 2\r
4556 AT91C_PB21_PCK1           EQU (AT91C_PIO_PB21) ;-  PMC Programmable Clock Output 1\r
4557 AT91C_PIO_PB22            EQU (1 << 22) ;- Pin Controlled by PB22\r
4558 AT91C_PB22_PWM3           EQU (AT91C_PIO_PB22) ;-  PWM Channel 3\r
4559 AT91C_PB22_PCK2           EQU (AT91C_PIO_PB22) ;-  PMC Programmable Clock Output 2\r
4560 AT91C_PIO_PB23            EQU (1 << 23) ;- Pin Controlled by PB23\r
4561 AT91C_PB23_TIOA0          EQU (AT91C_PIO_PB23) ;-  Timer Counter 0 Multipurpose Timer I/O Pin A\r
4562 AT91C_PB23_DCD1           EQU (AT91C_PIO_PB23) ;-  USART 1 Data Carrier Detect\r
4563 AT91C_PIO_PB24            EQU (1 << 24) ;- Pin Controlled by PB24\r
4564 AT91C_PB24_TIOB0          EQU (AT91C_PIO_PB24) ;-  Timer Counter 0 Multipurpose Timer I/O Pin B\r
4565 AT91C_PB24_DSR1           EQU (AT91C_PIO_PB24) ;-  USART 1 Data Set ready\r
4566 AT91C_PIO_PB25            EQU (1 << 25) ;- Pin Controlled by PB25\r
4567 AT91C_PB25_TIOA1          EQU (AT91C_PIO_PB25) ;-  Timer Counter 1 Multipurpose Timer I/O Pin A\r
4568 AT91C_PB25_DTR1           EQU (AT91C_PIO_PB25) ;-  USART 1 Data Terminal ready\r
4569 AT91C_PIO_PB26            EQU (1 << 26) ;- Pin Controlled by PB26\r
4570 AT91C_PB26_TIOB1          EQU (AT91C_PIO_PB26) ;-  Timer Counter 1 Multipurpose Timer I/O Pin B\r
4571 AT91C_PB26_RI1            EQU (AT91C_PIO_PB26) ;-  USART 1 Ring Indicator\r
4572 AT91C_PIO_PB27            EQU (1 << 27) ;- Pin Controlled by PB27\r
4573 AT91C_PB27_TIOA2          EQU (AT91C_PIO_PB27) ;-  Timer Counter 2 Multipurpose Timer I/O Pin A\r
4574 AT91C_PB27_PWM0           EQU (AT91C_PIO_PB27) ;-  PWM Channel 0\r
4575 AT91C_PIO_PB28            EQU (1 << 28) ;- Pin Controlled by PB28\r
4576 AT91C_PB28_TIOB2          EQU (AT91C_PIO_PB28) ;-  Timer Counter 2 Multipurpose Timer I/O Pin B\r
4577 AT91C_PB28_PWM1           EQU (AT91C_PIO_PB28) ;-  PWM Channel 1\r
4578 AT91C_PIO_PB29            EQU (1 << 29) ;- Pin Controlled by PB29\r
4579 AT91C_PB29_PCK1           EQU (AT91C_PIO_PB29) ;-  PMC Programmable Clock Output 1\r
4580 AT91C_PB29_PWM2           EQU (AT91C_PIO_PB29) ;-  PWM Channel 2\r
4581 AT91C_PIO_PB3             EQU (1 <<  3) ;- Pin Controlled by PB3\r
4582 AT91C_PB3_ETX1            EQU (AT91C_PIO_PB3) ;-  Ethernet MAC Transmit Data 1\r
4583 AT91C_PIO_PB30            EQU (1 << 30) ;- Pin Controlled by PB30\r
4584 AT91C_PB30_PCK2           EQU (AT91C_PIO_PB30) ;-  PMC Programmable Clock Output 2\r
4585 AT91C_PB30_PWM3           EQU (AT91C_PIO_PB30) ;-  PWM Channel 3\r
4586 AT91C_PIO_PB4             EQU (1 <<  4) ;- Pin Controlled by PB4\r
4587 AT91C_PB4_ECRS_ECRSDV     EQU (AT91C_PIO_PB4) ;-  Ethernet MAC Carrier Sense/Carrier Sense and Data Valid\r
4588 AT91C_PIO_PB5             EQU (1 <<  5) ;- Pin Controlled by PB5\r
4589 AT91C_PB5_ERX0            EQU (AT91C_PIO_PB5) ;-  Ethernet MAC Receive Data 0\r
4590 AT91C_PIO_PB6             EQU (1 <<  6) ;- Pin Controlled by PB6\r
4591 AT91C_PB6_ERX1            EQU (AT91C_PIO_PB6) ;-  Ethernet MAC Receive Data 1\r
4592 AT91C_PIO_PB7             EQU (1 <<  7) ;- Pin Controlled by PB7\r
4593 AT91C_PB7_ERXER           EQU (AT91C_PIO_PB7) ;-  Ethernet MAC Receive Error\r
4594 AT91C_PIO_PB8             EQU (1 <<  8) ;- Pin Controlled by PB8\r
4595 AT91C_PB8_EMDC            EQU (AT91C_PIO_PB8) ;-  Ethernet MAC Management Data Clock\r
4596 AT91C_PIO_PB9             EQU (1 <<  9) ;- Pin Controlled by PB9\r
4597 AT91C_PB9_EMDIO           EQU (AT91C_PIO_PB9) ;-  Ethernet MAC Management Data Input/Output\r
4598 \r
4599 // - *****************************************************************************\r
4600 // -               PERIPHERAL ID DEFINITIONS FOR AT91SAM7X256\r
4601 // - *****************************************************************************\r
4602 AT91C_ID_FIQ              EQU ( 0) ;- Advanced Interrupt Controller (FIQ)\r
4603 AT91C_ID_SYS              EQU ( 1) ;- System Peripheral\r
4604 AT91C_ID_PIOA             EQU ( 2) ;- Parallel IO Controller A\r
4605 AT91C_ID_PIOB             EQU ( 3) ;- Parallel IO Controller B\r
4606 AT91C_ID_SPI0             EQU ( 4) ;- Serial Peripheral Interface 0\r
4607 AT91C_ID_SPI1             EQU ( 5) ;- Serial Peripheral Interface 1\r
4608 AT91C_ID_US0              EQU ( 6) ;- USART 0\r
4609 AT91C_ID_US1              EQU ( 7) ;- USART 1\r
4610 AT91C_ID_SSC              EQU ( 8) ;- Serial Synchronous Controller\r
4611 AT91C_ID_TWI              EQU ( 9) ;- Two-Wire Interface\r
4612 AT91C_ID_PWMC             EQU (10) ;- PWM Controller\r
4613 AT91C_ID_UDP              EQU (11) ;- USB Device Port\r
4614 AT91C_ID_TC0              EQU (12) ;- Timer Counter 0\r
4615 AT91C_ID_TC1              EQU (13) ;- Timer Counter 1\r
4616 AT91C_ID_TC2              EQU (14) ;- Timer Counter 2\r
4617 AT91C_ID_CAN              EQU (15) ;- Control Area Network Controller\r
4618 AT91C_ID_EMAC             EQU (16) ;- Ethernet MAC\r
4619 AT91C_ID_ADC              EQU (17) ;- Analog-to-Digital Converter\r
4620 AT91C_ID_AES              EQU (18) ;- Advanced Encryption Standard 128-bit\r
4621 AT91C_ID_TDES             EQU (19) ;- Triple Data Encryption Standard\r
4622 AT91C_ID_20_Reserved      EQU (20) ;- Reserved\r
4623 AT91C_ID_21_Reserved      EQU (21) ;- Reserved\r
4624 AT91C_ID_22_Reserved      EQU (22) ;- Reserved\r
4625 AT91C_ID_23_Reserved      EQU (23) ;- Reserved\r
4626 AT91C_ID_24_Reserved      EQU (24) ;- Reserved\r
4627 AT91C_ID_25_Reserved      EQU (25) ;- Reserved\r
4628 AT91C_ID_26_Reserved      EQU (26) ;- Reserved\r
4629 AT91C_ID_27_Reserved      EQU (27) ;- Reserved\r
4630 AT91C_ID_28_Reserved      EQU (28) ;- Reserved\r
4631 AT91C_ID_29_Reserved      EQU (29) ;- Reserved\r
4632 AT91C_ID_IRQ0             EQU (30) ;- Advanced Interrupt Controller (IRQ0)\r
4633 AT91C_ID_IRQ1             EQU (31) ;- Advanced Interrupt Controller (IRQ1)\r
4634 \r
4635 // - *****************************************************************************\r
4636 // -               BASE ADDRESS DEFINITIONS FOR AT91SAM7X256\r
4637 // - *****************************************************************************\r
4638 AT91C_BASE_SYS            EQU (0xFFFFF000) ;- (SYS) Base Address\r
4639 AT91C_BASE_AIC            EQU (0xFFFFF000) ;- (AIC) Base Address\r
4640 AT91C_BASE_PDC_DBGU       EQU (0xFFFFF300) ;- (PDC_DBGU) Base Address\r
4641 AT91C_BASE_DBGU           EQU (0xFFFFF200) ;- (DBGU) Base Address\r
4642 AT91C_BASE_PIOA           EQU (0xFFFFF400) ;- (PIOA) Base Address\r
4643 AT91C_BASE_PIOB           EQU (0xFFFFF600) ;- (PIOB) Base Address\r
4644 AT91C_BASE_CKGR           EQU (0xFFFFFC20) ;- (CKGR) Base Address\r
4645 AT91C_BASE_PMC            EQU (0xFFFFFC00) ;- (PMC) Base Address\r
4646 AT91C_BASE_RSTC           EQU (0xFFFFFD00) ;- (RSTC) Base Address\r
4647 AT91C_BASE_RTTC           EQU (0xFFFFFD20) ;- (RTTC) Base Address\r
4648 AT91C_BASE_PITC           EQU (0xFFFFFD30) ;- (PITC) Base Address\r
4649 AT91C_BASE_WDTC           EQU (0xFFFFFD40) ;- (WDTC) Base Address\r
4650 AT91C_BASE_VREG           EQU (0xFFFFFD60) ;- (VREG) Base Address\r
4651 AT91C_BASE_MC             EQU (0xFFFFFF00) ;- (MC) Base Address\r
4652 AT91C_BASE_PDC_SPI1       EQU (0xFFFE4100) ;- (PDC_SPI1) Base Address\r
4653 AT91C_BASE_SPI1           EQU (0xFFFE4000) ;- (SPI1) Base Address\r
4654 AT91C_BASE_PDC_SPI0       EQU (0xFFFE0100) ;- (PDC_SPI0) Base Address\r
4655 AT91C_BASE_SPI0           EQU (0xFFFE0000) ;- (SPI0) Base Address\r
4656 AT91C_BASE_PDC_US1        EQU (0xFFFC4100) ;- (PDC_US1) Base Address\r
4657 AT91C_BASE_US1            EQU (0xFFFC4000) ;- (US1) Base Address\r
4658 AT91C_BASE_PDC_US0        EQU (0xFFFC0100) ;- (PDC_US0) Base Address\r
4659 AT91C_BASE_US0            EQU (0xFFFC0000) ;- (US0) Base Address\r
4660 AT91C_BASE_PDC_SSC        EQU (0xFFFD4100) ;- (PDC_SSC) Base Address\r
4661 AT91C_BASE_SSC            EQU (0xFFFD4000) ;- (SSC) Base Address\r
4662 AT91C_BASE_TWI            EQU (0xFFFB8000) ;- (TWI) Base Address\r
4663 AT91C_BASE_PWMC_CH3       EQU (0xFFFCC260) ;- (PWMC_CH3) Base Address\r
4664 AT91C_BASE_PWMC_CH2       EQU (0xFFFCC240) ;- (PWMC_CH2) Base Address\r
4665 AT91C_BASE_PWMC_CH1       EQU (0xFFFCC220) ;- (PWMC_CH1) Base Address\r
4666 AT91C_BASE_PWMC_CH0       EQU (0xFFFCC200) ;- (PWMC_CH0) Base Address\r
4667 AT91C_BASE_PWMC           EQU (0xFFFCC000) ;- (PWMC) Base Address\r
4668 AT91C_BASE_UDP            EQU (0xFFFB0000) ;- (UDP) Base Address\r
4669 AT91C_BASE_TC0            EQU (0xFFFA0000) ;- (TC0) Base Address\r
4670 AT91C_BASE_TC1            EQU (0xFFFA0040) ;- (TC1) Base Address\r
4671 AT91C_BASE_TC2            EQU (0xFFFA0080) ;- (TC2) Base Address\r
4672 AT91C_BASE_TCB            EQU (0xFFFA0000) ;- (TCB) Base Address\r
4673 AT91C_BASE_CAN_MB0        EQU (0xFFFD0200) ;- (CAN_MB0) Base Address\r
4674 AT91C_BASE_CAN_MB1        EQU (0xFFFD0220) ;- (CAN_MB1) Base Address\r
4675 AT91C_BASE_CAN_MB2        EQU (0xFFFD0240) ;- (CAN_MB2) Base Address\r
4676 AT91C_BASE_CAN_MB3        EQU (0xFFFD0260) ;- (CAN_MB3) Base Address\r
4677 AT91C_BASE_CAN_MB4        EQU (0xFFFD0280) ;- (CAN_MB4) Base Address\r
4678 AT91C_BASE_CAN_MB5        EQU (0xFFFD02A0) ;- (CAN_MB5) Base Address\r
4679 AT91C_BASE_CAN_MB6        EQU (0xFFFD02C0) ;- (CAN_MB6) Base Address\r
4680 AT91C_BASE_CAN_MB7        EQU (0xFFFD02E0) ;- (CAN_MB7) Base Address\r
4681 AT91C_BASE_CAN            EQU (0xFFFD0000) ;- (CAN) Base Address\r
4682 AT91C_BASE_EMAC           EQU (0xFFFDC000) ;- (EMAC) Base Address\r
4683 AT91C_BASE_PDC_ADC        EQU (0xFFFD8100) ;- (PDC_ADC) Base Address\r
4684 AT91C_BASE_ADC            EQU (0xFFFD8000) ;- (ADC) Base Address\r
4685 AT91C_BASE_PDC_AES        EQU (0xFFFA4100) ;- (PDC_AES) Base Address\r
4686 AT91C_BASE_AES            EQU (0xFFFA4000) ;- (AES) Base Address\r
4687 AT91C_BASE_PDC_TDES       EQU (0xFFFA8100) ;- (PDC_TDES) Base Address\r
4688 AT91C_BASE_TDES           EQU (0xFFFA8000) ;- (TDES) Base Address\r
4689 \r
4690 // - *****************************************************************************\r
4691 // -               MEMORY MAPPING DEFINITIONS FOR AT91SAM7X256\r
4692 // - *****************************************************************************\r
4693 AT91C_ISRAM               EQU (0x00200000) ;- Internal SRAM base address\r
4694 AT91C_ISRAM_SIZE          EQU (0x00010000) ;- Internal SRAM size in byte (64 Kbyte)\r
4695 AT91C_IFLASH              EQU (0x00100000) ;- Internal ROM base address\r
4696 AT91C_IFLASH_SIZE         EQU (0x00040000) ;- Internal ROM size in byte (256 Kbyte)\r
4697 #endif /* __IAR_SYSTEMS_ASM__ */\r
4698 \r
4699 \r
4700 #endif /* AT91SAM7X256_H */\r