git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/GCC/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V8.0.1 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>!   NOTE: The modification to the GPL is included to allow you to     !<<\r
  28     >>!   distribute a combined work that includes FreeRTOS without being   !<<\r
  29     >>!   obliged to provide the source code for proprietary components     !<<\r
  30     >>!   outside of the FreeRTOS kernel.                                   !<<\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* Scheduler includes. */\r
  70 #include "FreeRTOS.h"\r
  71 #include "task.h"\r
  72 \r
  73 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  74         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  75 #endif\r
  76 \r
  77 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  78         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  79 #endif\r
  80 \r
  81 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  82         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  83 #endif\r
  84 \r
  85 #ifndef configSETUP_TICK_INTERRUPT\r
  86         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  87 #endif /* configSETUP_TICK_INTERRUPT */\r
  88 \r
  89 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  90         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  91 #endif\r
  92 \r
  93 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  94         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  95 #endif\r
  96 \r
  97 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
  98         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
  99 #endif\r
 100 \r
 101 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 102         /* Check the configuration. */\r
 103         #if( configMAX_PRIORITIES > 32 )\r
 104                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 105         #endif\r
 106 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 107 \r
 108 /* In case security extensions are implemented. */\r
 109 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 110         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 111 #endif\r
 112 \r
 113 /* Some vendor specific files default configCLEAR_TICK_INTERRUPT() in\r
 114 portmacro.h. */\r
 115 #ifndef configCLEAR_TICK_INTERRUPT\r
 116         #define configCLEAR_TICK_INTERRUPT()\r
 117 #endif\r
 118 \r
 119 /* A critical section is exited when the critical section nesting count reaches\r
 120 this value. */\r
 121 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 122 \r
 123 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 124 (but the lowest) interrupt priority. */\r
 125 #define portUNMASK_VALUE                                ( 0xFFUL )\r
 126 \r
 127 /* Tasks are not created with a floating point context, but can be given a\r
 128 floating point context after they have been created.  A variable is stored as\r
 129 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 130 does not have an FPU context, or any other value if the task does have an FPU\r
 131 context. */\r
 132 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 133 \r
 134 /* Constants required to setup the initial task context. */\r
 135 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x1f ) /* System mode, ARM mode, IRQ enabled FIQ enabled. */\r
 136 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 137 #define portINTERRUPT_ENABLE_BIT                ( 0x80UL )\r
 138 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 139 \r
 140 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 141 point is zero. */\r
 142 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 143 \r
 144 /* Masks all bits in the APSR other than the mode bits. */\r
 145 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 146 \r
 147 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 148 mode. */\r
 149 #define portAPSR_USER_MODE                              ( 0x10 )\r
 150 \r
 151 /* The critical section macros only mask interrupts up to an application\r
 152 determined priority level.  Sometimes it is necessary to turn interrupt off in\r
 153 the CPU itself before modifying certain hardware registers. */\r
 154 #define portCPU_IRQ_DISABLE()                                                                           \\r
 155         __asm volatile ( "CPSID i" );                                                                   \\r
 156         __asm volatile ( "DSB" );                                                                               \\r
 157         __asm volatile ( "ISB" );\r
 158 \r
 159 #define portCPU_IRQ_ENABLE()                                                                            \\r
 160         __asm volatile ( "CPSIE i" );                                                                   \\r
 161         __asm volatile ( "DSB" );                                                                               \\r
 162         __asm volatile ( "ISB" );\r
 163 \r
 164 \r
 165 /* Macro to unmask all interrupt priorities. */\r
 166 #define portCLEAR_INTERRUPT_MASK()                                                                      \\r
 167 {                                                                                                                                       \\r
 168         portCPU_IRQ_DISABLE();                                                                                  \\r
 169         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                   \\r
 170         __asm(  "DSB            \n"                                                                                     \\r
 171                         "ISB            \n" );                                                                          \\r
 172         portCPU_IRQ_ENABLE();                                                                                   \\r
 173 }\r
 174 \r
 175 #define portINTERRUPT_PRIORITY_REGISTER_OFFSET          0x400UL\r
 176 #define portMAX_8_BIT_VALUE                                                     ( ( uint8_t ) 0xff )\r
 177 #define portBIT_0_SET                                                           ( ( uint8_t ) 0x01 )\r
 178 \r
 179 /*-----------------------------------------------------------*/\r
 180 \r
 181 /*\r
 182  * Starts the first task executing.  This function is necessarily written in\r
 183  * assembly code so is implemented in portASM.s.\r
 184  */\r
 185 extern void vPortRestoreTaskContext( void );\r
 186 \r
 187 /*-----------------------------------------------------------*/\r
 188 \r
 189 /* A variable is used to keep track of the critical section nesting.  This\r
 190 variable has to be stored as part of the task context and must be initialised to\r
 191 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 192 the scheduler starts.  As it is stored as part of the task context it will\r
 193 automatically be set to 0 when the first task is started. */\r
 194 volatile uint32_t ulCriticalNesting = 9999UL;\r
 195 \r
 196 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 197 a floating point context must be saved and restored for the task. */\r
 198 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 199 \r
 200 /* Set to 1 to pend a context switch from an ISR. */\r
 201 uint32_t ulPortYieldRequired = pdFALSE;\r
 202 \r
 203 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 204 if the nesting depth is 0. */\r
 205 uint32_t ulPortInterruptNesting = 0UL;\r
 206 \r
 207 __attribute__(( used )) const uint32_t ulICCIAR = portICCIAR_INTERRUPT_ACKNOWLEDGE_REGISTER_ADDRESS;\r
 208 __attribute__(( used )) const uint32_t ulICCEOIR = portICCEOIR_END_OF_INTERRUPT_REGISTER_ADDRESS;\r
 209 __attribute__(( used )) const uint32_t ulICCPMR = portICCPMR_PRIORITY_MASK_REGISTER_ADDRESS;\r
 210 __attribute__(( used )) const uint32_t ulMaxAPIPriorityMask = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 211 \r
 212 /*-----------------------------------------------------------*/\r
 213 \r
 214 /*\r
 215  * See header file for description.\r
 216  */\r
 217 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 218 {\r
 219         /* Setup the initial stack of the task.  The stack is set exactly as\r
 220         expected by the portRESTORE_CONTEXT() macro.\r
 221 \r
 222         The fist real value on the stack is the status register, which is set for\r
 223         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 224         GDB does not try decoding a non-existent return address. */\r
 225         *pxTopOfStack = ( StackType_t ) NULL;\r
 226         pxTopOfStack--;\r
 227         *pxTopOfStack = ( StackType_t ) NULL;\r
 228         pxTopOfStack--;\r
 229         *pxTopOfStack = ( StackType_t ) NULL;\r
 230         pxTopOfStack--;\r
 231         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 232 \r
 233         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 234         {\r
 235                 /* The task will start in THUMB mode. */\r
 236                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 237         }\r
 238 \r
 239         pxTopOfStack--;\r
 240 \r
 241         /* Next the return address, which in this case is the start of the task. */\r
 242         *pxTopOfStack = ( StackType_t ) pxCode;\r
 243         pxTopOfStack--;\r
 244 \r
 245         /* Next all the registers other than the stack pointer. */\r
 246         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 247         pxTopOfStack--;\r
 248         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 249         pxTopOfStack--;\r
 250         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 251         pxTopOfStack--;\r
 252         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 253         pxTopOfStack--;\r
 254         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 255         pxTopOfStack--;\r
 256         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 257         pxTopOfStack--;\r
 258         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 259         pxTopOfStack--;\r
 260         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 261         pxTopOfStack--;\r
 262         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 263         pxTopOfStack--;\r
 264         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 265         pxTopOfStack--;\r
 266         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 267         pxTopOfStack--;\r
 268         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 269         pxTopOfStack--;\r
 270         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 271         pxTopOfStack--;\r
 272         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 273         pxTopOfStack--;\r
 274 \r
 275         /* The task will start with a critical nesting count of 0 as interrupts are\r
 276         enabled. */\r
 277         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 278         pxTopOfStack--;\r
 279 \r
 280         /* The task will start without a floating point context.  A task that uses\r
 281         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 282         any floating point instructions. */\r
 283         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 284 \r
 285         return pxTopOfStack;\r
 286 }\r
 287 /*-----------------------------------------------------------*/\r
 288 \r
 289 BaseType_t xPortStartScheduler( void )\r
 290 {\r
 291 uint32_t ulAPSR;\r
 292 \r
 293         #if( configASSERT_DEFINED == 1 )\r
 294         {\r
 295                 volatile uint32_t ulOriginalPriority;\r
 296                 volatile uint8_t * const pucFirstUserPriorityRegister = ( volatile uint8_t * const ) ( configINTERRUPT_CONTROLLER_BASE_ADDRESS + portINTERRUPT_PRIORITY_REGISTER_OFFSET );\r
 297                 volatile uint8_t ucMaxPriorityValue;\r
 298 \r
 299                 /* Determine how many priority bits are implemented in the GIC.\r
 300 \r
 301                 Save the interrupt priority value that is about to be clobbered. */\r
 302                 ulOriginalPriority = *pucFirstUserPriorityRegister;\r
 303 \r
 304                 /* Determine the number of priority bits available.  First write to\r
 305                 all possible bits. */\r
 306                 *pucFirstUserPriorityRegister = portMAX_8_BIT_VALUE;\r
 307 \r
 308                 /* Read the value back to see how many bits stuck. */\r
 309                 ucMaxPriorityValue = *pucFirstUserPriorityRegister;\r
 310 \r
 311                 /* Shift to the least significant bits. */\r
 312                 while( ( ucMaxPriorityValue & portBIT_0_SET ) != portBIT_0_SET )\r
 313                 {\r
 314                         ucMaxPriorityValue >>= ( uint8_t ) 0x01;\r
 315                 }\r
 316 \r
 317                 /* Sanity check configUNIQUE_INTERRUPT_PRIORITIES matches the read\r
 318                 value. */\r
 319                 configASSERT( ucMaxPriorityValue == portLOWEST_INTERRUPT_PRIORITY );\r
 320 \r
 321                 /* Restore the clobbered interrupt priority register to its original\r
 322                 value. */\r
 323                 *pucFirstUserPriorityRegister = ulOriginalPriority;\r
 324         }\r
 325         #endif /* conifgASSERT_DEFINED */\r
 326 \r
 327 \r
 328         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 329         Privileged mode for the scheduler to start. */\r
 330         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 331         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 332         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 333 \r
 334         if( ulAPSR != portAPSR_USER_MODE )\r
 335         {\r
 336                 /* Only continue if the binary point value is set to its lowest possible\r
 337                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 338                 more information. */\r
 339                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 340 \r
 341                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 342                 {\r
 343                         /* Interrupts are turned off in the CPU itself to ensure tick does\r
 344                         not execute     while the scheduler is being started.  Interrupts are\r
 345                         automatically turned back on in the CPU when the first task starts\r
 346                         executing. */\r
 347                         portCPU_IRQ_DISABLE();\r
 348 \r
 349                         /* Start the timer that generates the tick ISR. */\r
 350                         configSETUP_TICK_INTERRUPT();\r
 351 \r
 352                         /* Start the first task executing. */\r
 353                         vPortRestoreTaskContext();\r
 354                 }\r
 355         }\r
 356 \r
 357         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 358         a non-privileged mode or the binary point register was not set to its lowest\r
 359         possible value. */\r
 360         return 0;\r
 361 }\r
 362 /*-----------------------------------------------------------*/\r
 363 \r
 364 void vPortEndScheduler( void )\r
 365 {\r
 366         /* Not implemented in ports where there is nothing to return to.\r
 367         Artificially force an assert. */\r
 368         configASSERT( ulCriticalNesting == 1000UL );\r
 369 }\r
 370 /*-----------------------------------------------------------*/\r
 371 \r
 372 void vPortEnterCritical( void )\r
 373 {\r
 374         /* Mask interrupts up to the max syscall interrupt priority. */\r
 375         ulPortSetInterruptMask();\r
 376 \r
 377         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 378         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 379         portENTER_CRITICAL() has been called. */\r
 380         ulCriticalNesting++;\r
 381 \r
 382         /* This is not the interrupt safe version of the enter critical function.\r
 383         Only API functions that end in "FromISR" can be used in an interrupt.  The\r
 384         test of ulCriticalNesting() guards against recursive calls to assert in the\r
 385         case that assert itself contains a call to taskENTER_CRITICAL. */\r
 386         if( ulCriticalNesting == 1 )\r
 387         {\r
 388                 configASSERT( ulPortInterruptNesting == 0 );\r
 389         }\r
 390 }\r
 391 /*-----------------------------------------------------------*/\r
 392 \r
 393 void vPortExitCritical( void )\r
 394 {\r
 395         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 396         {\r
 397                 /* Decrement the nesting count as the critical section is being\r
 398                 exited. */\r
 399                 ulCriticalNesting--;\r
 400 \r
 401                 /* If the nesting level has reached zero then all interrupt\r
 402                 priorities must be re-enabled. */\r
 403                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 404                 {\r
 405                         /* Critical nesting has reached zero so all interrupt priorities\r
 406                         should be unmasked. */\r
 407                         portCLEAR_INTERRUPT_MASK();\r
 408                 }\r
 409         }\r
 410 }\r
 411 /*-----------------------------------------------------------*/\r
 412 \r
 413 void FreeRTOS_Tick_Handler( void )\r
 414 {\r
 415         /* Set interrupt mask before altering scheduler structures.   The tick\r
 416         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 417         so there is no need to save and restore the current mask value.  It is\r
 418         necessary to turn off interrupts in the CPU itself while the ICCPMR is being\r
 419         updated. */\r
 420         portCPU_IRQ_DISABLE();\r
 421         portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 422         __asm volatile (        "dsb            \n"\r
 423                                                 "isb            \n" );\r
 424         portCPU_IRQ_ENABLE();\r
 425 \r
 426         /* Increment the RTOS tick. */\r
 427         if( xTaskIncrementTick() != pdFALSE )\r
 428         {\r
 429                 ulPortYieldRequired = pdTRUE;\r
 430         }\r
 431 \r
 432         /* Ensure all interrupt priorities are active again. */\r
 433         portCLEAR_INTERRUPT_MASK();\r
 434         configCLEAR_TICK_INTERRUPT();\r
 435 }\r
 436 /*-----------------------------------------------------------*/\r
 437 \r
 438 void vPortTaskUsesFPU( void )\r
 439 {\r
 440 uint32_t ulInitialFPSCR = 0;\r
 441 \r
 442         /* A task is registering the fact that it needs an FPU context.  Set the\r
 443         FPU flag (which is saved as part of the task context). */\r
 444         ulPortTaskHasFPUContext = pdTRUE;\r
 445 \r
 446         /* Initialise the floating point status register. */\r
 447         __asm volatile ( "FMXR  FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 448 }\r
 449 /*-----------------------------------------------------------*/\r
 450 \r
 451 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 452 {\r
 453         if( ulNewMaskValue == pdFALSE )\r
 454         {\r
 455                 portCLEAR_INTERRUPT_MASK();\r
 456         }\r
 457 }\r
 458 /*-----------------------------------------------------------*/\r
 459 \r
 460 uint32_t ulPortSetInterruptMask( void )\r
 461 {\r
 462 uint32_t ulReturn;\r
 463 \r
 464         /* Interrupt in the CPU must be turned off while the ICCPMR is being\r
 465         updated. */\r
 466         portCPU_IRQ_DISABLE();\r
 467         if( portICCPMR_PRIORITY_MASK_REGISTER == ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 468         {\r
 469                 /* Interrupts were already masked. */\r
 470                 ulReturn = pdTRUE;\r
 471         }\r
 472         else\r
 473         {\r
 474                 ulReturn = pdFALSE;\r
 475                 portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 476                 __asm volatile (        "dsb            \n"\r
 477                                                         "isb            \n" );\r
 478         }\r
 479         portCPU_IRQ_ENABLE();\r
 480 \r
 481         return ulReturn;\r
 482 }\r
 483 /*-----------------------------------------------------------*/\r
 484 \r
 485 #if( configASSERT_DEFINED == 1 )\r
 486 \r
 487         void vPortValidateInterruptPriority( void )\r
 488         {\r
 489                 /* The following assertion will fail if a service routine (ISR) for\r
 490                 an interrupt that has been assigned a priority above\r
 491                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 492                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 493                 from interrupts that have been assigned a priority at or below\r
 494                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 495 \r
 496                 Numerically low interrupt priority numbers represent logically high\r
 497                 interrupt priorities, therefore the priority of the interrupt must\r
 498                 be set to a value equal to or numerically *higher* than\r
 499                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 500 \r
 501                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 502                 interrupt entry is as fast and simple as possible. */\r
 503 \r
 504                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 505 \r
 506                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 507                 that define each interrupt's priority to be split between bits that\r
 508                 define the interrupt's pre-emption priority bits and bits that define\r
 509                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 510                 to be pre-emption priority bits.  The following assertion will fail if\r
 511                 this is not the case (if some bits represent a sub-priority).\r
 512 \r
 513                 The priority grouping is configured by the GIC's binary point register\r
 514                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 515                 possible value (which may be above 0). */\r
 516                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 517         }\r
 518 \r
 519 #endif /* configASSERT_DEFINED */\r
 520 /*-----------------------------------------------------------*/\r
 521 \r
 522 \r
 523 \r