git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/GCC/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V8.0.0:rc1 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  28     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  29     >>! the source code for proprietary components outside of the FreeRTOS\r
  30     >>! kernel.\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* Scheduler includes. */\r
  70 #include "FreeRTOS.h"\r
  71 #include "task.h"\r
  72 \r
  73 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  74         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  75 #endif\r
  76 \r
  77 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  78         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  79 #endif\r
  80 \r
  81 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  82         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  83 #endif\r
  84 \r
  85 #ifndef configSETUP_TICK_INTERRUPT\r
  86         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  87 #endif /* configSETUP_TICK_INTERRUPT */\r
  88 \r
  89 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  90         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  91 #endif\r
  92 \r
  93 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  94         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  95 #endif\r
  96 \r
  97 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
  98         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
  99 #endif\r
 100 \r
 101 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 102         /* Check the configuration. */\r
 103         #if( configMAX_PRIORITIES > 32 )\r
 104                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 105         #endif\r
 106 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 107 \r
 108 /* In case security extensions are implemented. */\r
 109 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 110         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 111 #endif\r
 112 \r
 113 #ifndef configINSTALL_FREERTOS_VECTOR_TABLE\r
 114         #warning configINSTALL_FREERTOS_VECTOR_TABLE was undefined.  Defaulting configINSTALL_FREERTOS_VECTOR_TABLE to 0.\r
 115 #endif\r
 116 \r
 117 #ifndef configCLEAR_TICK_INTERRUPT\r
 118         #define configCLEAR_TICK_INTERRUPT()\r
 119 #endif\r
 120 \r
 121 /* A critical section is exited when the critical section nesting count reaches\r
 122 this value. */\r
 123 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 124 \r
 125 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 126 (but the lowest) interrupt priority. */\r
 127 #define portUNMASK_VALUE                                ( 0xFF )\r
 128 \r
 129 /* Tasks are not created with a floating point context, but can be given a\r
 130 floating point context after they have been created.  A variable is stored as\r
 131 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 132 does not have an FPU context, or any other value if the task does have an FPU\r
 133 context. */\r
 134 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 135 \r
 136 /* Constants required to setup the initial task context. */\r
 137 #warning FIQ is disabled\r
 138 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x5f ) /* System mode, ARM mode, IRQ enabled FIQ disabled.  1f is required to enable FIQ. */\r
 139 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 140 #define portINTERRUPT_ENABLE_BIT                ( 0x80UL )\r
 141 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 142 \r
 143 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 144 point is zero. */\r
 145 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 146 \r
 147 /* Masks all bits in the APSR other than the mode bits. */\r
 148 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 149 \r
 150 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 151 mode. */\r
 152 #define portAPSR_USER_MODE                              ( 0x10 )\r
 153 \r
 154 /* The critical section macros only mask interrupts up to an application\r
 155 determined priority level.  Sometimes it is necessary to turn interrupt off in\r
 156 the CPU itself before modifying certain hardware registers. */\r
 157 #define portCPU_IRQ_DISABLE()                                                                           \\r
 158         __asm volatile ( "CPSID i" );                                                                   \\r
 159         __asm volatile ( "DSB" );                                                                               \\r
 160         __asm volatile ( "ISB" );\r
 161 \r
 162 #define portCPU_IRQ_ENABLE()                                                                            \\r
 163         __asm volatile ( "CPSIE i" );                                                                   \\r
 164         __asm volatile ( "DSB" );                                                                               \\r
 165         __asm volatile ( "ISB" );\r
 166 \r
 167 \r
 168 /* Macro to unmask all interrupt priorities. */\r
 169 #define portCLEAR_INTERRUPT_MASK()                                                                      \\r
 170 {                                                                                                                                       \\r
 171         portCPU_IRQ_DISABLE();                                                                                  \\r
 172         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                   \\r
 173         __asm(  "DSB            \n"                                                                                     \\r
 174                         "ISB            \n" );                                                                          \\r
 175         portCPU_IRQ_ENABLE();                                                                                   \\r
 176 }\r
 177 \r
 178 #define portINTERRUPT_PRIORITY_REGISTER_OFFSET          0x400UL\r
 179 #define portMAX_8_BIT_VALUE                                                     ( ( uint8_t ) 0xff )\r
 180 #define portBIT_0_SET                                                           ( ( uint8_t ) 0x01 )\r
 181 \r
 182 /*-----------------------------------------------------------*/\r
 183 \r
 184 /*\r
 185  * Starts the first task executing.  This function is necessarily written in\r
 186  * assembly code so is implemented in portASM.s.\r
 187  */\r
 188 extern void vPortRestoreTaskContext( void );\r
 189 \r
 190 /*-----------------------------------------------------------*/\r
 191 \r
 192 /* A variable is used to keep track of the critical section nesting.  This\r
 193 variable has to be stored as part of the task context and must be initialised to\r
 194 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 195 the scheduler starts.  As it is stored as part of the task context it will\r
 196 automatically be set to 0 when the first task is started. */\r
 197 volatile uint32_t ulCriticalNesting = 9999UL;\r
 198 \r
 199 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 200 a floating point context must be saved and restored for the task. */\r
 201 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 202 \r
 203 /* Set to 1 to pend a context switch from an ISR. */\r
 204 uint32_t ulPortYieldRequired = pdFALSE;\r
 205 \r
 206 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 207 if the nesting depth is 0. */\r
 208 uint32_t ulPortInterruptNesting = 0UL;\r
 209 \r
 210 __attribute__(( used )) const uint32_t ulICCIAR = portICCIAR_INTERRUPT_ACKNOWLEDGE_REGISTER_ADDRESS;\r
 211 __attribute__(( used )) const uint32_t ulICCEOIR = portICCEOIR_END_OF_INTERRUPT_REGISTER_ADDRESS;\r
 212 __attribute__(( used )) const uint32_t ulICCPMR = portICCPMR_PRIORITY_MASK_REGISTER_ADDRESS;\r
 213 __attribute__(( used )) const uint32_t ulMaxAPIPriorityMask = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 214 \r
 215 /*-----------------------------------------------------------*/\r
 216 \r
 217 /*\r
 218  * See header file for description.\r
 219  */\r
 220 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 221 {\r
 222         /* Setup the initial stack of the task.  The stack is set exactly as\r
 223         expected by the portRESTORE_CONTEXT() macro.\r
 224 \r
 225         The fist real value on the stack is the status register, which is set for\r
 226         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 227         GDB does not try decoding a non-existent return address. */\r
 228         *pxTopOfStack = ( StackType_t ) NULL;\r
 229         pxTopOfStack--;\r
 230         *pxTopOfStack = ( StackType_t ) NULL;\r
 231         pxTopOfStack--;\r
 232         *pxTopOfStack = ( StackType_t ) NULL;\r
 233         pxTopOfStack--;\r
 234         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 235 \r
 236         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 237         {\r
 238                 /* The task will start in THUMB mode. */\r
 239                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 240         }\r
 241 \r
 242         pxTopOfStack--;\r
 243 \r
 244         /* Next the return address, which in this case is the start of the task. */\r
 245         *pxTopOfStack = ( StackType_t ) pxCode;\r
 246         pxTopOfStack--;\r
 247 \r
 248         /* Next all the registers other than the stack pointer. */\r
 249         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 250         pxTopOfStack--;\r
 251         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 252         pxTopOfStack--;\r
 253         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 254         pxTopOfStack--;\r
 255         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 256         pxTopOfStack--;\r
 257         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 258         pxTopOfStack--;\r
 259         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 260         pxTopOfStack--;\r
 261         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 262         pxTopOfStack--;\r
 263         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 264         pxTopOfStack--;\r
 265         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 266         pxTopOfStack--;\r
 267         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 268         pxTopOfStack--;\r
 269         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 270         pxTopOfStack--;\r
 271         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 272         pxTopOfStack--;\r
 273         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 274         pxTopOfStack--;\r
 275         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 276         pxTopOfStack--;\r
 277 \r
 278         /* The task will start with a critical nesting count of 0 as interrupts are\r
 279         enabled. */\r
 280         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 281         pxTopOfStack--;\r
 282 \r
 283         /* The task will start without a floating point context.  A task that uses\r
 284         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 285         any floating point instructions. */\r
 286         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 287 \r
 288         return pxTopOfStack;\r
 289 }\r
 290 /*-----------------------------------------------------------*/\r
 291 \r
 292 BaseType_t xPortStartScheduler( void )\r
 293 {\r
 294 uint32_t ulAPSR;\r
 295 \r
 296         #if( configASSERT_DEFINED == 1 )\r
 297         {\r
 298                 volatile uint32_t ulOriginalPriority;\r
 299                 volatile uint8_t * const pucFirstUserPriorityRegister = ( volatile uint8_t * const ) ( configINTERRUPT_CONTROLLER_BASE_ADDRESS + portINTERRUPT_PRIORITY_REGISTER_OFFSET );\r
 300                 volatile uint8_t ucMaxPriorityValue;\r
 301 \r
 302                 /* Determine how many priority bits are implemented in the GIC.\r
 303 \r
 304                 Save the interrupt priority value that is about to be clobbered. */\r
 305                 ulOriginalPriority = *pucFirstUserPriorityRegister;\r
 306 \r
 307                 /* Determine the number of priority bits available.  First write to\r
 308                 all possible bits. */\r
 309                 *pucFirstUserPriorityRegister = portMAX_8_BIT_VALUE;\r
 310 \r
 311                 /* Read the value back to see how many bits stuck. */\r
 312                 ucMaxPriorityValue = *pucFirstUserPriorityRegister;\r
 313 \r
 314                 /* Shift to the least significant bits. */\r
 315                 while( ( ucMaxPriorityValue & portBIT_0_SET ) != portBIT_0_SET )\r
 316                 {\r
 317                         ucMaxPriorityValue >>= ( uint8_t ) 0x01;\r
 318                 }\r
 319 \r
 320                 /* Sanity check configUNIQUE_INTERRUPT_PRIORITIES matches the read\r
 321                 value. */\r
 322                 configASSERT( ucMaxPriorityValue == portLOWEST_INTERRUPT_PRIORITY );\r
 323 \r
 324                 /* Restore the clobbered interrupt priority register to its original\r
 325                 value. */\r
 326                 *pucFirstUserPriorityRegister = ulOriginalPriority;\r
 327         }\r
 328         #endif /* conifgASSERT_DEFINED */\r
 329 \r
 330 \r
 331         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 332         Privileged mode for the scheduler to start. */\r
 333         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 334         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 335         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 336 \r
 337         #if configINSTALL_FREERTOS_VECTOR_TABLE == 1\r
 338         {\r
 339                 extern void vPortInstallFreeRTOSVectorTable( void );\r
 340 \r
 341                 vPortInstallFreeRTOSVectorTable();\r
 342         }\r
 343         #endif\r
 344 \r
 345 \r
 346         if( ulAPSR != portAPSR_USER_MODE )\r
 347         {\r
 348                 /* Only continue if the binary point value is set to its lowest possible\r
 349                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 350                 more information. */\r
 351                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 352 \r
 353                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 354                 {\r
 355                         /* Start the timer that generates the tick ISR.  Interrupts are\r
 356                         turned off in the CPU itself to ensure the tick does not execute\r
 357                         while the scheduler is being started.  Interrupts are automatically\r
 358                         turned back on in the CPU when the first task starts executing. */\r
 359                         portCPU_IRQ_DISABLE();\r
 360                         configSETUP_TICK_INTERRUPT();\r
 361                         vPortRestoreTaskContext();\r
 362                 }\r
 363         }\r
 364 \r
 365         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 366         a non-privileged mode or the binary point register was not set to its lowest\r
 367         possible value. */\r
 368         return 0;\r
 369 }\r
 370 /*-----------------------------------------------------------*/\r
 371 \r
 372 void vPortEndScheduler( void )\r
 373 {\r
 374         /* Not implemented in ports where there is nothing to return to.\r
 375         Artificially force an assert. */\r
 376         configASSERT( ulCriticalNesting == 1000UL );\r
 377 }\r
 378 /*-----------------------------------------------------------*/\r
 379 \r
 380 void vPortEnterCritical( void )\r
 381 {\r
 382         /* Mask interrupts up to the max syscall interrupt priority. */\r
 383         ulPortSetInterruptMask();\r
 384 \r
 385         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 386         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 387         portENTER_CRITICAL() has been called. */\r
 388         ulCriticalNesting++;\r
 389 }\r
 390 /*-----------------------------------------------------------*/\r
 391 \r
 392 void vPortExitCritical( void )\r
 393 {\r
 394         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 395         {\r
 396                 /* Decrement the nesting count as the critical section is being\r
 397                 exited. */\r
 398                 ulCriticalNesting--;\r
 399 \r
 400                 /* If the nesting level has reached zero then all interrupt\r
 401                 priorities must be re-enabled. */\r
 402                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 403                 {\r
 404                         /* Critical nesting has reached zero so all interrupt priorities\r
 405                         should be unmasked. */\r
 406                         portCLEAR_INTERRUPT_MASK();\r
 407                 }\r
 408         }\r
 409 }\r
 410 /*-----------------------------------------------------------*/\r
 411 \r
 412 void FreeRTOS_Tick_Handler( void )\r
 413 {\r
 414         /* Set interrupt mask before altering scheduler structures.   The tick\r
 415         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 416         so there is no need to save and restore the current mask value.  It is\r
 417         necessary to turn off interrupts in the CPU itself while the ICCPMR is being\r
 418         updated. */\r
 419         portCPU_IRQ_DISABLE();\r
 420         portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 421         __asm(  "dsb            \n"\r
 422                         "isb            \n" );\r
 423         portCPU_IRQ_ENABLE();\r
 424 \r
 425         /* Increment the RTOS tick. */\r
 426         if( xTaskIncrementTick() != pdFALSE )\r
 427         {\r
 428                 ulPortYieldRequired = pdTRUE;\r
 429         }\r
 430 \r
 431         /* Ensure all interrupt priorities are active again. */\r
 432         portCLEAR_INTERRUPT_MASK();\r
 433         configCLEAR_TICK_INTERRUPT();\r
 434 }\r
 435 /*-----------------------------------------------------------*/\r
 436 \r
 437 void vPortTaskUsesFPU( void )\r
 438 {\r
 439 uint32_t ulInitialFPSCR = 0;\r
 440 \r
 441         /* A task is registering the fact that it needs an FPU context.  Set the\r
 442         FPU flag (which is saved as part of the task context). */\r
 443         ulPortTaskHasFPUContext = pdTRUE;\r
 444 \r
 445         /* Initialise the floating point status register. */\r
 446         __asm( "FMXR    FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 447 }\r
 448 /*-----------------------------------------------------------*/\r
 449 \r
 450 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 451 {\r
 452         if( ulNewMaskValue == pdFALSE )\r
 453         {\r
 454                 portCLEAR_INTERRUPT_MASK();\r
 455         }\r
 456 }\r
 457 /*-----------------------------------------------------------*/\r
 458 \r
 459 uint32_t ulPortSetInterruptMask( void )\r
 460 {\r
 461 uint32_t ulReturn;\r
 462 \r
 463         /* Interrupt in the CPU must be turned off while the ICCPMR is being\r
 464         updated. */\r
 465         portCPU_IRQ_DISABLE();\r
 466         if( portICCPMR_PRIORITY_MASK_REGISTER == ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 467         {\r
 468                 /* Interrupts were already masked. */\r
 469                 ulReturn = pdTRUE;\r
 470         }\r
 471         else\r
 472         {\r
 473                 ulReturn = pdFALSE;\r
 474                 portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 475                 __asm(  "dsb            \n"\r
 476                                 "isb            \n" );\r
 477         }\r
 478         portCPU_IRQ_ENABLE();\r
 479 \r
 480         return ulReturn;\r
 481 }\r
 482 /*-----------------------------------------------------------*/\r
 483 \r
 484 #if( configASSERT_DEFINED == 1 )\r
 485 \r
 486         void vPortValidateInterruptPriority( void )\r
 487         {\r
 488                 /* The following assertion will fail if a service routine (ISR) for\r
 489                 an interrupt that has been assigned a priority above\r
 490                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 491                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 492                 from interrupts that have been assigned a priority at or below\r
 493                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 494 \r
 495                 Numerically low interrupt priority numbers represent logically high\r
 496                 interrupt priorities, therefore the priority of the interrupt must\r
 497                 be set to a value equal to or numerically *higher* than\r
 498                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 499 \r
 500                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 501                 interrupt entry is as fast and simple as possible.\r
 502 \r
 503                 The following links provide detailed information:\r
 504                 http://www.freertos.org/RTOS-Cortex-M3-M4.html\r
 505                 http://www.freertos.org/FAQHelp.html */\r
 506                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 507 \r
 508                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 509                 that define each interrupt's priority to be split between bits that\r
 510                 define the interrupt's pre-emption priority bits and bits that define\r
 511                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 512                 to be pre-emption priority bits.  The following assertion will fail if\r
 513                 this is not the case (if some bits represent a sub-priority).\r
 514 \r
 515                 The priority grouping is configured by the GIC's binary point register\r
 516                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 517                 possible value (which may be above 0). */\r
 518                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 519         }\r
 520 \r
 521 #endif /* configASSERT_DEFINED */\r
 522 /*-----------------------------------------------------------*/\r
 523 \r