git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/GCC/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V8.0.1 - Copyright (C) 2014 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>!   NOTE: The modification to the GPL is included to allow you to     !<<\r
  28     >>!   distribute a combined work that includes FreeRTOS without being   !<<\r
  29     >>!   obliged to provide the source code for proprietary components     !<<\r
  30     >>!   outside of the FreeRTOS kernel.                                   !<<\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* Scheduler includes. */\r
  70 #include "FreeRTOS.h"\r
  71 #include "task.h"\r
  72 \r
  73 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  74         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  75 #endif\r
  76 \r
  77 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  78         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  79 #endif\r
  80 \r
  81 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  82         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  83 #endif\r
  84 \r
  85 #ifndef configSETUP_TICK_INTERRUPT\r
  86         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  87 #endif /* configSETUP_TICK_INTERRUPT */\r
  88 \r
  89 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  90         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  91 #endif\r
  92 \r
  93 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  94         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  95 #endif\r
  96 \r
  97 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
  98         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
  99 #endif\r
 100 \r
 101 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 102         /* Check the configuration. */\r
 103         #if( configMAX_PRIORITIES > 32 )\r
 104                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 105         #endif\r
 106 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 107 \r
 108 /* In case security extensions are implemented. */\r
 109 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 110         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 111 #endif\r
 112 \r
 113 /* Used to check non ISR safe API functions are not called from inside an\r
 114 ISR. */\r
 115 #define portASSERT_IF_IN_INTERRUPT() configASSERT( ( portICCRPR_RUNNING_PRIORITY_REGISTER == 0xffUL ) || ( portICCRPR_RUNNING_PRIORITY_REGISTER == portLOWEST_INTERRUPT_PRIORITY ) )\r
 116 \r
 117 /* Some vendor specific files default configCLEAR_TICK_INTERRUPT() in\r
 118 portmacro.h. */\r
 119 #ifndef configCLEAR_TICK_INTERRUPT\r
 120         #define configCLEAR_TICK_INTERRUPT()\r
 121 #endif\r
 122 \r
 123 /* A critical section is exited when the critical section nesting count reaches\r
 124 this value. */\r
 125 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 126 \r
 127 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 128 (but the lowest) interrupt priority. */\r
 129 #define portUNMASK_VALUE                                ( 0xFFUL )\r
 130 \r
 131 /* Tasks are not created with a floating point context, but can be given a\r
 132 floating point context after they have been created.  A variable is stored as\r
 133 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 134 does not have an FPU context, or any other value if the task does have an FPU\r
 135 context. */\r
 136 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 137 \r
 138 /* Constants required to setup the initial task context. */\r
 139 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x1f ) /* System mode, ARM mode, IRQ enabled FIQ enabled. */\r
 140 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 141 #define portINTERRUPT_ENABLE_BIT                ( 0x80UL )\r
 142 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 143 \r
 144 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 145 point is zero. */\r
 146 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 147 \r
 148 /* Masks all bits in the APSR other than the mode bits. */\r
 149 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 150 \r
 151 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 152 mode. */\r
 153 #define portAPSR_USER_MODE                              ( 0x10 )\r
 154 \r
 155 /* The critical section macros only mask interrupts up to an application\r
 156 determined priority level.  Sometimes it is necessary to turn interrupt off in\r
 157 the CPU itself before modifying certain hardware registers. */\r
 158 #define portCPU_IRQ_DISABLE()                                                                           \\r
 159         __asm volatile ( "CPSID i" );                                                                   \\r
 160         __asm volatile ( "DSB" );                                                                               \\r
 161         __asm volatile ( "ISB" );\r
 162 \r
 163 #define portCPU_IRQ_ENABLE()                                                                            \\r
 164         __asm volatile ( "CPSIE i" );                                                                   \\r
 165         __asm volatile ( "DSB" );                                                                               \\r
 166         __asm volatile ( "ISB" );\r
 167 \r
 168 \r
 169 /* Macro to unmask all interrupt priorities. */\r
 170 #define portCLEAR_INTERRUPT_MASK()                                                                      \\r
 171 {                                                                                                                                       \\r
 172         portCPU_IRQ_DISABLE();                                                                                  \\r
 173         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                   \\r
 174         __asm(  "DSB            \n"                                                                                     \\r
 175                         "ISB            \n" );                                                                          \\r
 176         portCPU_IRQ_ENABLE();                                                                                   \\r
 177 }\r
 178 \r
 179 #define portINTERRUPT_PRIORITY_REGISTER_OFFSET          0x400UL\r
 180 #define portMAX_8_BIT_VALUE                                                     ( ( uint8_t ) 0xff )\r
 181 #define portBIT_0_SET                                                           ( ( uint8_t ) 0x01 )\r
 182 \r
 183 /*-----------------------------------------------------------*/\r
 184 \r
 185 /*\r
 186  * Starts the first task executing.  This function is necessarily written in\r
 187  * assembly code so is implemented in portASM.s.\r
 188  */\r
 189 extern void vPortRestoreTaskContext( void );\r
 190 \r
 191 /*-----------------------------------------------------------*/\r
 192 \r
 193 /* A variable is used to keep track of the critical section nesting.  This\r
 194 variable has to be stored as part of the task context and must be initialised to\r
 195 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 196 the scheduler starts.  As it is stored as part of the task context it will\r
 197 automatically be set to 0 when the first task is started. */\r
 198 volatile uint32_t ulCriticalNesting = 9999UL;\r
 199 \r
 200 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 201 a floating point context must be saved and restored for the task. */\r
 202 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 203 \r
 204 /* Set to 1 to pend a context switch from an ISR. */\r
 205 uint32_t ulPortYieldRequired = pdFALSE;\r
 206 \r
 207 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 208 if the nesting depth is 0. */\r
 209 uint32_t ulPortInterruptNesting = 0UL;\r
 210 \r
 211 __attribute__(( used )) const uint32_t ulICCIAR = portICCIAR_INTERRUPT_ACKNOWLEDGE_REGISTER_ADDRESS;\r
 212 __attribute__(( used )) const uint32_t ulICCEOIR = portICCEOIR_END_OF_INTERRUPT_REGISTER_ADDRESS;\r
 213 __attribute__(( used )) const uint32_t ulICCPMR = portICCPMR_PRIORITY_MASK_REGISTER_ADDRESS;\r
 214 __attribute__(( used )) const uint32_t ulMaxAPIPriorityMask = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 215 \r
 216 /*-----------------------------------------------------------*/\r
 217 \r
 218 /*\r
 219  * See header file for description.\r
 220  */\r
 221 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 222 {\r
 223         /* Setup the initial stack of the task.  The stack is set exactly as\r
 224         expected by the portRESTORE_CONTEXT() macro.\r
 225 \r
 226         The fist real value on the stack is the status register, which is set for\r
 227         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 228         GDB does not try decoding a non-existent return address. */\r
 229         *pxTopOfStack = ( StackType_t ) NULL;\r
 230         pxTopOfStack--;\r
 231         *pxTopOfStack = ( StackType_t ) NULL;\r
 232         pxTopOfStack--;\r
 233         *pxTopOfStack = ( StackType_t ) NULL;\r
 234         pxTopOfStack--;\r
 235         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 236 \r
 237         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 238         {\r
 239                 /* The task will start in THUMB mode. */\r
 240                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 241         }\r
 242 \r
 243         pxTopOfStack--;\r
 244 \r
 245         /* Next the return address, which in this case is the start of the task. */\r
 246         *pxTopOfStack = ( StackType_t ) pxCode;\r
 247         pxTopOfStack--;\r
 248 \r
 249         /* Next all the registers other than the stack pointer. */\r
 250         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 251         pxTopOfStack--;\r
 252         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 253         pxTopOfStack--;\r
 254         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 255         pxTopOfStack--;\r
 256         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 257         pxTopOfStack--;\r
 258         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 259         pxTopOfStack--;\r
 260         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 261         pxTopOfStack--;\r
 262         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 263         pxTopOfStack--;\r
 264         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 265         pxTopOfStack--;\r
 266         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 267         pxTopOfStack--;\r
 268         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 269         pxTopOfStack--;\r
 270         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 271         pxTopOfStack--;\r
 272         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 273         pxTopOfStack--;\r
 274         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 275         pxTopOfStack--;\r
 276         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 277         pxTopOfStack--;\r
 278 \r
 279         /* The task will start with a critical nesting count of 0 as interrupts are\r
 280         enabled. */\r
 281         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 282         pxTopOfStack--;\r
 283 \r
 284         /* The task will start without a floating point context.  A task that uses\r
 285         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 286         any floating point instructions. */\r
 287         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 288 \r
 289         return pxTopOfStack;\r
 290 }\r
 291 /*-----------------------------------------------------------*/\r
 292 \r
 293 BaseType_t xPortStartScheduler( void )\r
 294 {\r
 295 uint32_t ulAPSR;\r
 296 \r
 297         #if( configASSERT_DEFINED == 1 )\r
 298         {\r
 299                 volatile uint32_t ulOriginalPriority;\r
 300                 volatile uint8_t * const pucFirstUserPriorityRegister = ( volatile uint8_t * const ) ( configINTERRUPT_CONTROLLER_BASE_ADDRESS + portINTERRUPT_PRIORITY_REGISTER_OFFSET );\r
 301                 volatile uint8_t ucMaxPriorityValue;\r
 302 \r
 303                 /* Determine how many priority bits are implemented in the GIC.\r
 304 \r
 305                 Save the interrupt priority value that is about to be clobbered. */\r
 306                 ulOriginalPriority = *pucFirstUserPriorityRegister;\r
 307 \r
 308                 /* Determine the number of priority bits available.  First write to\r
 309                 all possible bits. */\r
 310                 *pucFirstUserPriorityRegister = portMAX_8_BIT_VALUE;\r
 311 \r
 312                 /* Read the value back to see how many bits stuck. */\r
 313                 ucMaxPriorityValue = *pucFirstUserPriorityRegister;\r
 314 \r
 315                 /* Shift to the least significant bits. */\r
 316                 while( ( ucMaxPriorityValue & portBIT_0_SET ) != portBIT_0_SET )\r
 317                 {\r
 318                         ucMaxPriorityValue >>= ( uint8_t ) 0x01;\r
 319                 }\r
 320 \r
 321                 /* Sanity check configUNIQUE_INTERRUPT_PRIORITIES matches the read\r
 322                 value. */\r
 323                 configASSERT( ucMaxPriorityValue == portLOWEST_INTERRUPT_PRIORITY );\r
 324 \r
 325                 /* Restore the clobbered interrupt priority register to its original\r
 326                 value. */\r
 327                 *pucFirstUserPriorityRegister = ulOriginalPriority;\r
 328         }\r
 329         #endif /* conifgASSERT_DEFINED */\r
 330 \r
 331 \r
 332         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 333         Privileged mode for the scheduler to start. */\r
 334         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 335         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 336         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 337 \r
 338         if( ulAPSR != portAPSR_USER_MODE )\r
 339         {\r
 340                 /* Only continue if the binary point value is set to its lowest possible\r
 341                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 342                 more information. */\r
 343                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 344 \r
 345                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 346                 {\r
 347                         /* Interrupts are turned off in the CPU itself to ensure tick does\r
 348                         not execute     while the scheduler is being started.  Interrupts are\r
 349                         automatically turned back on in the CPU when the first task starts\r
 350                         executing. */\r
 351                         portCPU_IRQ_DISABLE();\r
 352 \r
 353                         /* Start the timer that generates the tick ISR. */\r
 354                         configSETUP_TICK_INTERRUPT();\r
 355 \r
 356                         /* Start the first task executing. */\r
 357                         vPortRestoreTaskContext();\r
 358                 }\r
 359         }\r
 360 \r
 361         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 362         a non-privileged mode or the binary point register was not set to its lowest\r
 363         possible value. */\r
 364         return 0;\r
 365 }\r
 366 /*-----------------------------------------------------------*/\r
 367 \r
 368 void vPortEndScheduler( void )\r
 369 {\r
 370         /* Not implemented in ports where there is nothing to return to.\r
 371         Artificially force an assert. */\r
 372         configASSERT( ulCriticalNesting == 1000UL );\r
 373 }\r
 374 /*-----------------------------------------------------------*/\r
 375 \r
 376 void vPortEnterCritical( void )\r
 377 {\r
 378         /* This is not the interrupt safe version of the enter critical function.\r
 379         Only API functions that end in "FromISR" can be used in an interrupt. */\r
 380         portASSERT_IF_IN_INTERRUPT();\r
 381 \r
 382         /* Mask interrupts up to the max syscall interrupt priority. */\r
 383         ulPortSetInterruptMask();\r
 384 \r
 385         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 386         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 387         portENTER_CRITICAL() has been called. */\r
 388         ulCriticalNesting++;\r
 389 }\r
 390 /*-----------------------------------------------------------*/\r
 391 \r
 392 void vPortExitCritical( void )\r
 393 {\r
 394         /* This is not the interrupt safe version of the enter critical function.\r
 395         Only API functions that end in "FromISR" can be used in an interrupt. */\r
 396         portASSERT_IF_IN_INTERRUPT();\r
 397 \r
 398         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 399         {\r
 400                 /* Decrement the nesting count as the critical section is being\r
 401                 exited. */\r
 402                 ulCriticalNesting--;\r
 403 \r
 404                 /* If the nesting level has reached zero then all interrupt\r
 405                 priorities must be re-enabled. */\r
 406                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 407                 {\r
 408                         /* Critical nesting has reached zero so all interrupt priorities\r
 409                         should be unmasked. */\r
 410                         portCLEAR_INTERRUPT_MASK();\r
 411                 }\r
 412         }\r
 413 }\r
 414 /*-----------------------------------------------------------*/\r
 415 \r
 416 void FreeRTOS_Tick_Handler( void )\r
 417 {\r
 418         /* Set interrupt mask before altering scheduler structures.   The tick\r
 419         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 420         so there is no need to save and restore the current mask value.  It is\r
 421         necessary to turn off interrupts in the CPU itself while the ICCPMR is being\r
 422         updated. */\r
 423         portCPU_IRQ_DISABLE();\r
 424         portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 425         __asm volatile (        "dsb            \n"\r
 426                                                 "isb            \n" );\r
 427         portCPU_IRQ_ENABLE();\r
 428 \r
 429         /* Increment the RTOS tick. */\r
 430         if( xTaskIncrementTick() != pdFALSE )\r
 431         {\r
 432                 ulPortYieldRequired = pdTRUE;\r
 433         }\r
 434 \r
 435         /* Ensure all interrupt priorities are active again. */\r
 436         portCLEAR_INTERRUPT_MASK();\r
 437         configCLEAR_TICK_INTERRUPT();\r
 438 }\r
 439 /*-----------------------------------------------------------*/\r
 440 \r
 441 void vPortTaskUsesFPU( void )\r
 442 {\r
 443 uint32_t ulInitialFPSCR = 0;\r
 444 \r
 445         /* A task is registering the fact that it needs an FPU context.  Set the\r
 446         FPU flag (which is saved as part of the task context). */\r
 447         ulPortTaskHasFPUContext = pdTRUE;\r
 448 \r
 449         /* Initialise the floating point status register. */\r
 450         __asm volatile ( "FMXR  FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 451 }\r
 452 /*-----------------------------------------------------------*/\r
 453 \r
 454 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 455 {\r
 456         if( ulNewMaskValue == pdFALSE )\r
 457         {\r
 458                 portCLEAR_INTERRUPT_MASK();\r
 459         }\r
 460 }\r
 461 /*-----------------------------------------------------------*/\r
 462 \r
 463 uint32_t ulPortSetInterruptMask( void )\r
 464 {\r
 465 uint32_t ulReturn;\r
 466 \r
 467         /* Interrupt in the CPU must be turned off while the ICCPMR is being\r
 468         updated. */\r
 469         portCPU_IRQ_DISABLE();\r
 470         if( portICCPMR_PRIORITY_MASK_REGISTER == ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 471         {\r
 472                 /* Interrupts were already masked. */\r
 473                 ulReturn = pdTRUE;\r
 474         }\r
 475         else\r
 476         {\r
 477                 ulReturn = pdFALSE;\r
 478                 portICCPMR_PRIORITY_MASK_REGISTER = ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 479                 __asm volatile (        "dsb            \n"\r
 480                                                         "isb            \n" );\r
 481         }\r
 482         portCPU_IRQ_ENABLE();\r
 483 \r
 484         return ulReturn;\r
 485 }\r
 486 /*-----------------------------------------------------------*/\r
 487 \r
 488 #if( configASSERT_DEFINED == 1 )\r
 489 \r
 490         void vPortValidateInterruptPriority( void )\r
 491         {\r
 492                 /* The following assertion will fail if a service routine (ISR) for\r
 493                 an interrupt that has been assigned a priority above\r
 494                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 495                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 496                 from interrupts that have been assigned a priority at or below\r
 497                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 498 \r
 499                 Numerically low interrupt priority numbers represent logically high\r
 500                 interrupt priorities, therefore the priority of the interrupt must\r
 501                 be set to a value equal to or numerically *higher* than\r
 502                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 503 \r
 504                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 505                 interrupt entry is as fast and simple as possible. */\r
 506 \r
 507                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( uint32_t ) ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 508 \r
 509                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 510                 that define each interrupt's priority to be split between bits that\r
 511                 define the interrupt's pre-emption priority bits and bits that define\r
 512                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 513                 to be pre-emption priority bits.  The following assertion will fail if\r
 514                 this is not the case (if some bits represent a sub-priority).\r
 515 \r
 516                 The priority grouping is configured by the GIC's binary point register\r
 517                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 518                 possible value (which may be above 0). */\r
 519                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 520         }\r
 521 \r
 522 #endif /* configASSERT_DEFINED */\r
 523 /*-----------------------------------------------------------*/\r
 524 \r
 525 \r
 526 \r