git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/IAR/ARM_CA9/port.c

   1 /*\r
   2     FreeRTOS V7.6.0 - Copyright (C) 2013 Real Time Engineers Ltd.\r
   3     All rights reserved\r
   4 \r
   5     VISIT http://www.FreeRTOS.org TO ENSURE YOU ARE USING THE LATEST VERSION.\r
   6 \r
   7     ***************************************************************************\r
   8      *                                                                       *\r
   9      *    FreeRTOS provides completely free yet professionally developed,    *\r
  10      *    robust, strictly quality controlled, supported, and cross          *\r
  11      *    platform software that has become a de facto standard.             *\r
  12      *                                                                       *\r
  13      *    Help yourself get started quickly and support the FreeRTOS         *\r
  14      *    project by purchasing a FreeRTOS tutorial book, reference          *\r
  15      *    manual, or both from: http://www.FreeRTOS.org/Documentation        *\r
  16      *                                                                       *\r
  17      *    Thank you!                                                         *\r
  18      *                                                                       *\r
  19     ***************************************************************************\r
  20 \r
  21     This file is part of the FreeRTOS distribution.\r
  22 \r
  23     FreeRTOS is free software; you can redistribute it and/or modify it under\r
  24     the terms of the GNU General Public License (version 2) as published by the\r
  25     Free Software Foundation >>!AND MODIFIED BY!<< the FreeRTOS exception.\r
  26 \r
  27     >>! NOTE: The modification to the GPL is included to allow you to distribute\r
  28     >>! a combined work that includes FreeRTOS without being obliged to provide\r
  29     >>! the source code for proprietary components outside of the FreeRTOS\r
  30     >>! kernel.\r
  31 \r
  32     FreeRTOS is distributed in the hope that it will be useful, but WITHOUT ANY\r
  33     WARRANTY; without even the implied warranty of MERCHANTABILITY or FITNESS\r
  34     FOR A PARTICULAR PURPOSE.  Full license text is available from the following\r
  35     link: http://www.freertos.org/a00114.html\r
  36 \r
  37     1 tab == 4 spaces!\r
  38 \r
  39     ***************************************************************************\r
  40      *                                                                       *\r
  41      *    Having a problem?  Start by reading the FAQ "My application does   *\r
  42      *    not run, what could be wrong?"                                     *\r
  43      *                                                                       *\r
  44      *    http://www.FreeRTOS.org/FAQHelp.html                               *\r
  45      *                                                                       *\r
  46     ***************************************************************************\r
  47 \r
  48     http://www.FreeRTOS.org - Documentation, books, training, latest versions,\r
  49     license and Real Time Engineers Ltd. contact details.\r
  50 \r
  51     http://www.FreeRTOS.org/plus - A selection of FreeRTOS ecosystem products,\r
  52     including FreeRTOS+Trace - an indispensable productivity tool, a DOS\r
  53     compatible FAT file system, and our tiny thread aware UDP/IP stack.\r
  54 \r
  55     http://www.OpenRTOS.com - Real Time Engineers ltd license FreeRTOS to High\r
  56     Integrity Systems to sell under the OpenRTOS brand.  Low cost OpenRTOS\r
  57     licenses offer ticketed support, indemnification and middleware.\r
  58 \r
  59     http://www.SafeRTOS.com - High Integrity Systems also provide a safety\r
  60     engineered and independently SIL3 certified version for use in safety and\r
  61     mission critical applications that require provable dependability.\r
  62 \r
  63     1 tab == 4 spaces!\r
  64 */\r
  65 \r
  66 /* Standard includes. */\r
  67 #include <stdlib.h>\r
  68 \r
  69 /* IAR includes. */\r
  70 #include <intrinsics.h>\r
  71 \r
  72 /* Scheduler includes. */\r
  73 #include "FreeRTOS.h"\r
  74 #include "task.h"\r
  75 \r
  76 #ifndef configINTERRUPT_CONTROLLER_BASE_ADDRESS\r
  77         #error configINTERRUPT_CONTROLLER_BASE_ADDRESS must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  78 #endif\r
  79 \r
  80 #ifndef configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET\r
  81         #error configINTERRUPT_CONTROLLER_CPU_INTERFACE_OFFSET must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  82 #endif\r
  83 \r
  84 #ifndef configUNIQUE_INTERRUPT_PRIORITIES\r
  85         #error configUNIQUE_INTERRUPT_PRIORITIES must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  86 #endif\r
  87 \r
  88 #ifndef configSETUP_TICK_INTERRUPT\r
  89         #error configSETUP_TICK_INTERRUPT() must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  90 #endif /* configSETUP_TICK_INTERRUPT */\r
  91 \r
  92 #ifndef configMAX_API_CALL_INTERRUPT_PRIORITY\r
  93         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be defined.  See http://www.freertos.org/Using-FreeRTOS-on-Cortex-A-Embedded-Processors.html\r
  94 #endif\r
  95 \r
  96 #if configMAX_API_CALL_INTERRUPT_PRIORITY == 0\r
  97         #error configMAX_API_CALL_INTERRUPT_PRIORITY must not be set to 0\r
  98 #endif\r
  99 \r
 100 #if configMAX_API_CALL_INTERRUPT_PRIORITY > configUNIQUE_INTERRUPT_PRIORITIES\r
 101         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be less than or equal to configUNIQUE_INTERRUPT_PRIORITIES as the lower the numeric priority value the higher the logical interrupt priority\r
 102 #endif\r
 103 \r
 104 #if configUSE_PORT_OPTIMISED_TASK_SELECTION == 1\r
 105         /* Check the configuration. */\r
 106         #if( configMAX_PRIORITIES > 32 )\r
 107                 #error configUSE_PORT_OPTIMISED_TASK_SELECTION can only be set to 1 when configMAX_PRIORITIES is less than or equal to 32.  It is very rare that a system requires more than 10 to 15 difference priorities as tasks that share a priority will time slice.\r
 108         #endif\r
 109 #endif /* configUSE_PORT_OPTIMISED_TASK_SELECTION */\r
 110 \r
 111 /* In case security extensions are implemented. */\r
 112 #if configMAX_API_CALL_INTERRUPT_PRIORITY <= ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 113         #error configMAX_API_CALL_INTERRUPT_PRIORITY must be greater than ( configUNIQUE_INTERRUPT_PRIORITIES / 2 )\r
 114 #endif\r
 115 \r
 116 /* A critical section is exited when the critical section nesting count reaches\r
 117 this value. */\r
 118 #define portNO_CRITICAL_NESTING                 ( ( uint32_t ) 0 )\r
 119 \r
 120 /* In all GICs 255 can be written to the priority mask register to unmask all\r
 121 (but the lowest) interrupt priority. */\r
 122 #define portUNMASK_VALUE                                ( 0xFF )\r
 123 \r
 124 /* Tasks are not created with a floating point context, but can be given a\r
 125 floating point context after they have been created.  A variable is stored as\r
 126 part of the tasks context that holds portNO_FLOATING_POINT_CONTEXT if the task\r
 127 does not have an FPU context, or any other value if the task does have an FPU\r
 128 context. */\r
 129 #define portNO_FLOATING_POINT_CONTEXT   ( ( StackType_t ) 0 )\r
 130 \r
 131 /* Constants required to setup the initial task context. */\r
 132 #define portINITIAL_SPSR                                ( ( StackType_t ) 0x1f ) /* System mode, ARM mode, interrupts enabled. */\r
 133 #define portTHUMB_MODE_BIT                              ( ( StackType_t ) 0x20 )\r
 134 #define portINTERRUPT_ENABLE_BIT                ( 0x80UL )\r
 135 #define portTHUMB_MODE_ADDRESS                  ( 0x01UL )\r
 136 \r
 137 /* Used by portASSERT_IF_INTERRUPT_PRIORITY_INVALID() when ensuring the binary\r
 138 point is zero. */\r
 139 #define portBINARY_POINT_BITS                   ( ( uint8_t ) 0x03 )\r
 140 \r
 141 /* Masks all bits in the APSR other than the mode bits. */\r
 142 #define portAPSR_MODE_BITS_MASK                 ( 0x1F )\r
 143 \r
 144 /* The value of the mode bits in the APSR when the CPU is executing in user\r
 145 mode. */\r
 146 #define portAPSR_USER_MODE                              ( 0x10 )\r
 147 \r
 148 /* Macro to unmask all interrupt priorities. */\r
 149 #define portCLEAR_INTERRUPT_MASK()                                                                                      \\r
 150 {                                                                                                                                                       \\r
 151         __disable_irq();                                                                                                                \\r
 152         portICCPMR_PRIORITY_MASK_REGISTER = portUNMASK_VALUE;                                   \\r
 153         __asm(  "DSB            \n"                                                                                                     \\r
 154                         "ISB            \n" );                                                                                          \\r
 155         __enable_irq();                                                                                                                 \\r
 156 }\r
 157 \r
 158 /*-----------------------------------------------------------*/\r
 159 \r
 160 /*\r
 161  * Starts the first task executing.  This function is necessarily written in\r
 162  * assembly code so is implemented in portASM.s.\r
 163  */\r
 164 extern void vPortRestoreTaskContext( void );\r
 165 \r
 166 /*-----------------------------------------------------------*/\r
 167 \r
 168 /* A variable is used to keep track of the critical section nesting.  This\r
 169 variable has to be stored as part of the task context and must be initialised to\r
 170 a non zero value to ensure interrupts don't inadvertently become unmasked before\r
 171 the scheduler starts.  As it is stored as part of the task context it will\r
 172 automatically be set to 0 when the first task is started. */\r
 173 volatile uint32_t ulCriticalNesting = 9999UL;\r
 174 \r
 175 /* Saved as part of the task context.  If ulPortTaskHasFPUContext is non-zero then\r
 176 a floating point context must be saved and restored for the task. */\r
 177 uint32_t ulPortTaskHasFPUContext = pdFALSE;\r
 178 \r
 179 /* Set to 1 to pend a context switch from an ISR. */\r
 180 uint32_t ulPortYieldRequired = pdFALSE;\r
 181 \r
 182 /* Counts the interrupt nesting depth.  A context switch is only performed if\r
 183 if the nesting depth is 0. */\r
 184 uint32_t ulPortInterruptNesting = 0UL;\r
 185 \r
 186 \r
 187 /*-----------------------------------------------------------*/\r
 188 \r
 189 /*\r
 190  * See header file for description.\r
 191  */\r
 192 StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters )\r
 193 {\r
 194         /* Setup the initial stack of the task.  The stack is set exactly as\r
 195         expected by the portRESTORE_CONTEXT() macro.\r
 196 \r
 197         The fist real value on the stack is the status register, which is set for\r
 198         system mode, with interrupts enabled.  A few NULLs are added first to ensure\r
 199         GDB does not try decoding a non-existent return address. */\r
 200         *pxTopOfStack = NULL;\r
 201         pxTopOfStack--;\r
 202         *pxTopOfStack = NULL;\r
 203         pxTopOfStack--;\r
 204         *pxTopOfStack = NULL;\r
 205         pxTopOfStack--;\r
 206         *pxTopOfStack = ( StackType_t ) portINITIAL_SPSR;\r
 207 \r
 208         if( ( ( uint32_t ) pxCode & portTHUMB_MODE_ADDRESS ) != 0x00UL )\r
 209         {\r
 210                 /* The task will start in THUMB mode. */\r
 211                 *pxTopOfStack |= portTHUMB_MODE_BIT;\r
 212         }\r
 213 \r
 214         pxTopOfStack--;\r
 215 \r
 216         /* Next the return address, which in this case is the start of the task. */\r
 217         *pxTopOfStack = ( StackType_t ) pxCode;\r
 218         pxTopOfStack--;\r
 219 \r
 220         /* Next all the registers other than the stack pointer. */\r
 221         *pxTopOfStack = ( StackType_t ) 0x00000000;     /* R14 */\r
 222         pxTopOfStack--;\r
 223         *pxTopOfStack = ( StackType_t ) 0x12121212;     /* R12 */\r
 224         pxTopOfStack--;\r
 225         *pxTopOfStack = ( StackType_t ) 0x11111111;     /* R11 */\r
 226         pxTopOfStack--;\r
 227         *pxTopOfStack = ( StackType_t ) 0x10101010;     /* R10 */\r
 228         pxTopOfStack--;\r
 229         *pxTopOfStack = ( StackType_t ) 0x09090909;     /* R9 */\r
 230         pxTopOfStack--;\r
 231         *pxTopOfStack = ( StackType_t ) 0x08080808;     /* R8 */\r
 232         pxTopOfStack--;\r
 233         *pxTopOfStack = ( StackType_t ) 0x07070707;     /* R7 */\r
 234         pxTopOfStack--;\r
 235         *pxTopOfStack = ( StackType_t ) 0x06060606;     /* R6 */\r
 236         pxTopOfStack--;\r
 237         *pxTopOfStack = ( StackType_t ) 0x05050505;     /* R5 */\r
 238         pxTopOfStack--;\r
 239         *pxTopOfStack = ( StackType_t ) 0x04040404;     /* R4 */\r
 240         pxTopOfStack--;\r
 241         *pxTopOfStack = ( StackType_t ) 0x03030303;     /* R3 */\r
 242         pxTopOfStack--;\r
 243         *pxTopOfStack = ( StackType_t ) 0x02020202;     /* R2 */\r
 244         pxTopOfStack--;\r
 245         *pxTopOfStack = ( StackType_t ) 0x01010101;     /* R1 */\r
 246         pxTopOfStack--;\r
 247         *pxTopOfStack = ( StackType_t ) pvParameters; /* R0 */\r
 248         pxTopOfStack--;\r
 249 \r
 250         /* The task will start with a critical nesting count of 0 as interrupts are\r
 251         enabled. */\r
 252         *pxTopOfStack = portNO_CRITICAL_NESTING;\r
 253         pxTopOfStack--;\r
 254 \r
 255         /* The task will start without a floating point context.  A task that uses\r
 256         the floating point hardware must call vPortTaskUsesFPU() before executing\r
 257         any floating point instructions. */\r
 258         *pxTopOfStack = portNO_FLOATING_POINT_CONTEXT;\r
 259 \r
 260         return pxTopOfStack;\r
 261 }\r
 262 /*-----------------------------------------------------------*/\r
 263 \r
 264 BaseType_t xPortStartScheduler( void )\r
 265 {\r
 266 uint32_t ulAPSR;\r
 267 \r
 268         /* Only continue if the CPU is not in User mode.  The CPU must be in a\r
 269         Privileged mode for the scheduler to start. */\r
 270         __asm volatile ( "MRS %0, APSR" : "=r" ( ulAPSR ) );\r
 271         ulAPSR &= portAPSR_MODE_BITS_MASK;\r
 272         configASSERT( ulAPSR != portAPSR_USER_MODE );\r
 273 \r
 274         if( ulAPSR != portAPSR_USER_MODE )\r
 275         {\r
 276                 /* Only continue if the binary point value is set to its lowest possible\r
 277                 setting.  See the comments in vPortValidateInterruptPriority() below for\r
 278                 more information. */\r
 279                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 280 \r
 281                 if( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE )\r
 282                 {\r
 283                         /* Start the timer that generates the tick ISR. */\r
 284                         configSETUP_TICK_INTERRUPT();\r
 285 \r
 286                         __enable_irq();\r
 287                         vPortRestoreTaskContext();\r
 288                 }\r
 289         }\r
 290 \r
 291         /* Will only get here if xTaskStartScheduler() was called with the CPU in\r
 292         a non-privileged mode or the binary point register was not set to its lowest\r
 293         possible value. */\r
 294         return 0;\r
 295 }\r
 296 /*-----------------------------------------------------------*/\r
 297 \r
 298 void vPortEndScheduler( void )\r
 299 {\r
 300         /* Not implemented in ports where there is nothing to return to.\r
 301         Artificially force an assert. */\r
 302         configASSERT( ulCriticalNesting == 1000UL );\r
 303 }\r
 304 /*-----------------------------------------------------------*/\r
 305 \r
 306 void vPortEnterCritical( void )\r
 307 {\r
 308         /* Disable interrupts as per portDISABLE_INTERRUPTS();  */\r
 309         ulPortSetInterruptMask();\r
 310 \r
 311         /* Now interrupts are disabled ulCriticalNesting can be accessed\r
 312         directly.  Increment ulCriticalNesting to keep a count of how many times\r
 313         portENTER_CRITICAL() has been called. */\r
 314         ulCriticalNesting++;\r
 315 }\r
 316 /*-----------------------------------------------------------*/\r
 317 \r
 318 void vPortExitCritical( void )\r
 319 {\r
 320         if( ulCriticalNesting > portNO_CRITICAL_NESTING )\r
 321         {\r
 322                 /* Decrement the nesting count as the critical section is being\r
 323                 exited. */\r
 324                 ulCriticalNesting--;\r
 325 \r
 326                 /* If the nesting level has reached zero then all interrupt\r
 327                 priorities must be re-enabled. */\r
 328                 if( ulCriticalNesting == portNO_CRITICAL_NESTING )\r
 329                 {\r
 330                         /* Critical nesting has reached zero so all interrupt priorities\r
 331                         should be unmasked. */\r
 332                         portCLEAR_INTERRUPT_MASK();\r
 333                 }\r
 334         }\r
 335 }\r
 336 /*-----------------------------------------------------------*/\r
 337 \r
 338 void FreeRTOS_Tick_Handler( void )\r
 339 {\r
 340         /* Set interrupt mask before altering scheduler structures.   The tick\r
 341         handler runs at the lowest priority, so interrupts cannot already be masked,\r
 342         so there is no need to save and restore the current mask value. */\r
 343         __disable_irq();\r
 344         portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 345         __asm(  "DSB            \n"\r
 346                         "ISB            \n" );\r
 347         __enable_irq();\r
 348 \r
 349         /* Increment the RTOS tick. */\r
 350         if( xTaskIncrementTick() != pdFALSE )\r
 351         {\r
 352                 ulPortYieldRequired = pdTRUE;\r
 353         }\r
 354 \r
 355         /* Ensure all interrupt priorities are active again. */\r
 356         portCLEAR_INTERRUPT_MASK();\r
 357 }\r
 358 /*-----------------------------------------------------------*/\r
 359 \r
 360 void vPortTaskUsesFPU( void )\r
 361 {\r
 362 uint32_t ulInitialFPSCR = 0;\r
 363 \r
 364         /* A task is registering the fact that it needs an FPU context.  Set the\r
 365         FPU flag (which is saved as part of the task context). */\r
 366         ulPortTaskHasFPUContext = pdTRUE;\r
 367 \r
 368         /* Initialise the floating point status register. */\r
 369         __asm( "FMXR    FPSCR, %0" :: "r" (ulInitialFPSCR) );\r
 370 }\r
 371 /*-----------------------------------------------------------*/\r
 372 \r
 373 void vPortClearInterruptMask( uint32_t ulNewMaskValue )\r
 374 {\r
 375         if( ulNewMaskValue == pdFALSE )\r
 376         {\r
 377                 portCLEAR_INTERRUPT_MASK();\r
 378         }\r
 379 }\r
 380 /*-----------------------------------------------------------*/\r
 381 \r
 382 uint32_t ulPortSetInterruptMask( void )\r
 383 {\r
 384 uint32_t ulReturn;\r
 385 \r
 386         __disable_irq();\r
 387         if( portICCPMR_PRIORITY_MASK_REGISTER == ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) )\r
 388         {\r
 389                 /* Interrupts were already masked. */\r
 390                 ulReturn = pdTRUE;\r
 391         }\r
 392         else\r
 393         {\r
 394                 ulReturn = pdFALSE;\r
 395                 portICCPMR_PRIORITY_MASK_REGISTER = ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT );\r
 396                 __asm(  "DSB            \n"\r
 397                                 "ISB            \n" );\r
 398         }\r
 399         __enable_irq();\r
 400 \r
 401         return ulReturn;\r
 402 }\r
 403 /*-----------------------------------------------------------*/\r
 404 \r
 405 #if( configASSERT_DEFINED == 1 )\r
 406 \r
 407         void vPortValidateInterruptPriority( void )\r
 408         {\r
 409                 /* The following assertion will fail if a service routine (ISR) for\r
 410                 an interrupt that has been assigned a priority above\r
 411                 configMAX_SYSCALL_INTERRUPT_PRIORITY calls an ISR safe FreeRTOS API\r
 412                 function.  ISR safe FreeRTOS API functions must *only* be called\r
 413                 from interrupts that have been assigned a priority at or below\r
 414                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 415 \r
 416                 Numerically low interrupt priority numbers represent logically high\r
 417                 interrupt priorities, therefore the priority of the interrupt must\r
 418                 be set to a value equal to or numerically *higher* than\r
 419                 configMAX_SYSCALL_INTERRUPT_PRIORITY.\r
 420 \r
 421                 FreeRTOS maintains separate thread and ISR API functions to ensure\r
 422                 interrupt entry is as fast and simple as possible.\r
 423 \r
 424                 The following links provide detailed information:\r
 425                 http://www.freertos.org/RTOS-Cortex-M3-M4.html\r
 426                 http://www.freertos.org/FAQHelp.html */\r
 427                 configASSERT( portICCRPR_RUNNING_PRIORITY_REGISTER >= ( configMAX_API_CALL_INTERRUPT_PRIORITY << portPRIORITY_SHIFT ) );\r
 428 \r
 429                 /* Priority grouping:  The interrupt controller (GIC) allows the bits\r
 430                 that define each interrupt's priority to be split between bits that\r
 431                 define the interrupt's pre-emption priority bits and bits that define\r
 432                 the interrupt's sub-priority.  For simplicity all bits must be defined\r
 433                 to be pre-emption priority bits.  The following assertion will fail if\r
 434                 this is not the case (if some bits represent a sub-priority).\r
 435 \r
 436                 The priority grouping is configured by the GIC's binary point register\r
 437                 (ICCBPR).  Writting 0 to ICCBPR will ensure it is set to its lowest\r
 438                 possible value (which may be above 0). */\r
 439                 configASSERT( ( portICCBPR_BINARY_POINT_REGISTER & portBINARY_POINT_BITS ) <= portMAX_BINARY_POINT_VALUE );\r
 440         }\r
 441 \r
 442 #endif /* configASSERT_DEFINED */\r
 443 \r
 444 \r