git.sur5r.net Git - freertos/blob - FreeRTOS/Source/portable/IAR/RISC-V/portASM.s

   1 /*\r
   2  * FreeRTOS Kernel V10.2.1\r
   3  * Copyright (C) 2019 Amazon.com, Inc. or its affiliates.  All Rights Reserved.\r
   4  *\r
   5  * Permission is hereby granted, free of charge, to any person obtaining a copy of\r
   6  * this software and associated documentation files (the "Software"), to deal in\r
   7  * the Software without restriction, including without limitation the rights to\r
   8  * use, copy, modify, merge, publish, distribute, sublicense, and/or sell copies of\r
   9  * the Software, and to permit persons to whom the Software is furnished to do so,\r
  10  * subject to the following conditions:\r
  11  *\r
  12  * The above copyright notice and this permission notice shall be included in all\r
  13  * copies or substantial portions of the Software.\r
  14  *\r
  15  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR\r
  16  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY, FITNESS\r
  17  * FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR\r
  18  * COPYRIGHT HOLDERS BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER\r
  19  * IN AN ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN\r
  20  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.\r
  21  *\r
  22  * http://www.FreeRTOS.org\r
  23  * http://aws.amazon.com/freertos\r
  24  *\r
  25  * 1 tab == 4 spaces!\r
  26  */\r
  27 \r
  28 /*\r
  29  * The FreeRTOS kernel's RISC-V port is split between the the code that is\r
  30  * common across all currently supported RISC-V chips (implementations of the\r
  31  * RISC-V ISA), and code which tailors the port to a specific RISC-V chip:\r
  32  *\r
  33  * + The code that is common to all RISC-V chips is implemented in\r
  34  *   FreeRTOS\Source\portable\GCC\RISC-V-RV32\portASM.S.  There is only one\r
  35  *   portASM.S file because the same file is used no matter which RISC-V chip is\r
  36  *   in use.\r
  37  *\r
  38  * + The code that tailors the kernel's RISC-V port to a specific RISC-V\r
  39  *   chip is implemented in freertos_risc_v_chip_specific_extensions.h.  There\r
  40  *   is one freertos_risc_v_chip_specific_extensions.h that can be used with any\r
  41  *   RISC-V chip that both includes a standard CLINT and does not add to the\r
  42  *   base set of RISC-V registers.  There are additional\r
  43  *   freertos_risc_v_chip_specific_extensions.h files for RISC-V implementations\r
  44  *   that do not include a standard CLINT or do add to the base set of RISC-V\r
  45  *   registers.\r
  46  *\r
  47  * CARE MUST BE TAKEN TO INCLDUE THE CORRECT\r
  48  * freertos_risc_v_chip_specific_extensions.h HEADER FILE FOR THE CHIP\r
  49  * IN USE.  To include the correct freertos_risc_v_chip_specific_extensions.h\r
  50  * header file ensure the path to the correct header file is in the assembler's\r
  51  * include path.\r
  52  *\r
  53  * This freertos_risc_v_chip_specific_extensions.h is for use on RISC-V chips\r
  54  * that include a standard CLINT and do not add to the base set of RISC-V\r
  55  * registers.\r
  56  *\r
  57  */\r
  58 #if __riscv_xlen == 64\r
  59         #define portWORD_SIZE 8\r
  60         #define store_x sd\r
  61         #define load_x ld\r
  62 #elif __riscv_xlen == 32\r
  63         #define store_x sw\r
  64         #define load_x lw\r
  65         #define portWORD_SIZE 4\r
  66 #else\r
  67         #error Assembler did not define __riscv_xlen\r
  68 #endif\r
  69 \r
  70 #include "freertos_risc_v_chip_specific_extensions.h"\r
  71 \r
  72 /* Check the freertos_risc_v_chip_specific_extensions.h and/or command line\r
  73 definitions. */\r
  74 #ifndef portasmHAS_CLINT\r
  75         #error freertos_risc_v_chip_specific_extensions.h must define portasmHAS_CLINT to either 1 (CLINT present) or 0 (clint not present).\r
  76 #endif\r
  77 \r
  78 #ifndef portasmHANDLE_INTERRUPT\r
  79         #error portasmHANDLE_INTERRUPT must be defined to the function to be called to handle external/peripheral interrupts.  portasmHANDLE_INTERRUPT can be defined on the assmbler command line or in the appropriate freertos_risc_v_chip_specific_extensions.h header file.\r
  80 #endif\r
  81 \r
  82 /* CSR definitions. */\r
  83 #define CSR_MSTATUS             0x300\r
  84 #define CSR_MTVEC                       0x305\r
  85 #define CSR_MEPC            0x341\r
  86 #define CSR_MCAUSE          0x342\r
  87 \r
  88 \r
  89 /* Only the standard core registers are stored by default.  Any additional\r
  90 registers must be saved by the portasmSAVE_ADDITIONAL_REGISTERS and\r
  91 portasmRESTORE_ADDITIONAL_REGISTERS macros - which can be defined in a chip\r
  92 specific version of freertos_risc_v_chip_specific_extensions.h.  See the notes\r
  93 at the top of this file. */\r
  94 #define portCONTEXT_SIZE ( 30 * portWORD_SIZE )\r
  95 \r
  96         PUBLIC xPortStartFirstTask\r
  97         PUBLIC freertos_risc_v_trap_handler\r
  98         PUBLIC pxPortInitialiseStack\r
  99         EXTERN pxCurrentTCB\r
 100         EXTERN ulPortTrapHandler\r
 101         EXTERN vTaskSwitchContext\r
 102         EXTERN xTaskIncrementTick\r
 103         EXTERN Timer_IRQHandler\r
 104         EXTERN pullMachineTimerCompareRegister\r
 105         EXTERN pullNextTime\r
 106         EXTERN uxTimerIncrementsForOneTick /* size_t type so 32-bit on 32-bit core and 64-bits on 64-bit core. */\r
 107         EXTERN xISRStackTop\r
 108         EXTERN portasmHANDLE_INTERRUPT\r
 109 \r
 110 /*-----------------------------------------------------------*/\r
 111 \r
 112         SECTION `.text`:CODE:NOROOT(2)\r
 113         CODE\r
 114 \r
 115 freertos_risc_v_trap_handler:\r
 116         addi sp, sp, -portCONTEXT_SIZE\r
 117         store_x x1, 1 * portWORD_SIZE( sp )\r
 118         store_x x5, 2 * portWORD_SIZE( sp )\r
 119         store_x x6, 3 * portWORD_SIZE( sp )\r
 120         store_x x7, 4 * portWORD_SIZE( sp )\r
 121         store_x x8, 5 * portWORD_SIZE( sp )\r
 122         store_x x9, 6 * portWORD_SIZE( sp )\r
 123         store_x x10, 7 * portWORD_SIZE( sp )\r
 124         store_x x11, 8 * portWORD_SIZE( sp )\r
 125         store_x x12, 9 * portWORD_SIZE( sp )\r
 126         store_x x13, 10 * portWORD_SIZE( sp )\r
 127         store_x x14, 11 * portWORD_SIZE( sp )\r
 128         store_x x15, 12 * portWORD_SIZE( sp )\r
 129         store_x x16, 13 * portWORD_SIZE( sp )\r
 130         store_x x17, 14 * portWORD_SIZE( sp )\r
 131         store_x x18, 15 * portWORD_SIZE( sp )\r
 132         store_x x19, 16 * portWORD_SIZE( sp )\r
 133         store_x x20, 17 * portWORD_SIZE( sp )\r
 134         store_x x21, 18 * portWORD_SIZE( sp )\r
 135         store_x x22, 19 * portWORD_SIZE( sp )\r
 136         store_x x23, 20 * portWORD_SIZE( sp )\r
 137         store_x x24, 21 * portWORD_SIZE( sp )\r
 138         store_x x25, 22 * portWORD_SIZE( sp )\r
 139         store_x x26, 23 * portWORD_SIZE( sp )\r
 140         store_x x27, 24 * portWORD_SIZE( sp )\r
 141         store_x x28, 25 * portWORD_SIZE( sp )\r
 142         store_x x29, 26 * portWORD_SIZE( sp )\r
 143         store_x x30, 27 * portWORD_SIZE( sp )\r
 144         store_x x31, 28 * portWORD_SIZE( sp )\r
 145 \r
 146         csrr t0, CSR_MSTATUS                                    /* Required for MPIE bit. */\r
 147         store_x t0, 29 * portWORD_SIZE( sp )\r
 148 \r
 149         portasmSAVE_ADDITIONAL_REGISTERS        /* Defined in freertos_risc_v_chip_specific_extensions.h to save any registers unique to the RISC-V implementation. */\r
 150 \r
 151         load_x  t0, pxCurrentTCB                        /* Load pxCurrentTCB. */\r
 152         store_x  sp, 0( t0 )                            /* Write sp to first TCB member. */\r
 153 \r
 154         csrr a0, CSR_MCAUSE\r
 155         csrr a1, CSR_MEPC\r
 156 \r
 157 test_if_asynchronous:\r
 158         srli a2, a0, __riscv_xlen - 1           /* MSB of mcause is 1 if handing an asynchronous interrupt - shift to LSB to clear other bits. */\r
 159         beq a2, x0, handle_synchronous          /* Branch past interrupt handing if not asynchronous. */\r
 160         store_x a1, 0( sp )                                     /* Asynch so save unmodified exception return address. */\r
 161 \r
 162 handle_asynchronous:\r
 163 \r
 164 #if( portasmHAS_CLINT != 0 )\r
 165 \r
 166         test_if_mtimer:                                         /* If there is a CLINT then the mtimer is used to generate the tick interrupt. */\r
 167 \r
 168                 addi t0, x0, 1\r
 169 \r
 170                 slli t0, t0, __riscv_xlen - 1   /* LSB is already set, shift into MSB.  Shift 31 on 32-bit or 63 on 64-bit cores. */\r
 171                 addi t1, t0, 7                                  /* 0x8000[]0007 == machine timer interrupt. */\r
 172                 bne a0, t1, test_if_external_interrupt\r
 173 \r
 174                 load_x t0, pullMachineTimerCompareRegister  /* Load address of compare register into t0. */\r
 175                 load_x t1, pullNextTime                 /* Load the address of ullNextTime into t1. */\r
 176 \r
 177                 #if( __riscv_xlen == 32 )\r
 178 \r
 179                         /* Update the 64-bit mtimer compare match value in two 32-bit writes. */\r
 180                         li t4, -1\r
 181                         lw t2, 0(t1)                            /* Load the low word of ullNextTime into t2. */\r
 182                         lw t3, 4(t1)                            /* Load the high word of ullNextTime into t3. */\r
 183                         sw t4, 0(t0)                            /* Low word no smaller than old value to start with - will be overwritten below. */\r
 184                         sw t3, 4(t0)                            /* Store high word of ullNextTime into compare register.  No smaller than new value. */\r
 185                         sw t2, 0(t0)                            /* Store low word of ullNextTime into compare register. */\r
 186                         lw t0, uxTimerIncrementsForOneTick      /* Load the value of ullTimerIncrementForOneTick into t0 (could this be optimized by storing in an array next to pullNextTime?). */\r
 187                         add t4, t0, t2                          /* Add the low word of ullNextTime to the timer increments for one tick (assumes timer increment for one tick fits in 32-bits). */\r
 188                         sltu t5, t4, t2                         /* See if the sum of low words overflowed (what about the zero case?). */\r
 189                         add t6, t3, t5                          /* Add overflow to high word of ullNextTime. */\r
 190                         sw t4, 0(t1)                            /* Store new low word of ullNextTime. */\r
 191                         sw t6, 4(t1)                            /* Store new high word of ullNextTime. */\r
 192 \r
 193                 #endif /* __riscv_xlen == 32 */\r
 194 \r
 195                 #if( __riscv_xlen == 64 )\r
 196 \r
 197                         /* Update the 64-bit mtimer compare match value. */\r
 198                         ld t2, 0(t1)                            /* Load ullNextTime into t2. */\r
 199                         sd t2, 0(t0)                            /* Store ullNextTime into compare register. */\r
 200                         ld t0, uxTimerIncrementsForOneTick  /* Load the value of ullTimerIncrementForOneTick into t0 (could this be optimized by storing in an array next to pullNextTime?). */\r
 201                         add t4, t0, t2                          /* Add ullNextTime to the timer increments for one tick. */\r
 202                         sd t4, 0(t1)                            /* Store ullNextTime. */\r
 203 \r
 204                 #endif /* __riscv_xlen == 64 */\r
 205 \r
 206                 load_x sp, xISRStackTop                 /* Switch to ISR stack before function call. */\r
 207                 jal xTaskIncrementTick\r
 208                 beqz a0, processed_source               /* Don't switch context if incrementing tick didn't unblock a task. */\r
 209                 jal vTaskSwitchContext\r
 210                 j processed_source\r
 211 \r
 212         test_if_external_interrupt:                     /* If there is a CLINT and the mtimer interrupt is not pending then check to see if an external interrupt is pending. */\r
 213                 addi t1, t1, 4                                  /* 0x80000007 + 4 = 0x8000000b == Machine external interrupt. */\r
 214                 bne a0, t1, as_yet_unhandled    /* Something as yet unhandled. */\r
 215 \r
 216 #endif /* portasmHAS_CLINT */\r
 217 \r
 218         load_x sp, xISRStackTop                         /* Switch to ISR stack before function call. */\r
 219         jal portasmHANDLE_INTERRUPT                     /* Jump to the interrupt handler if there is no CLINT or if there is a CLINT and it has been determined that an external interrupt is pending. */\r
 220         j processed_source\r
 221 \r
 222 handle_synchronous:\r
 223         addi a1, a1, 4                                          /* Synchronous so updated exception return address to the instruction after the instruction that generated the exeption. */\r
 224         store_x a1, 0( sp )                                     /* Save updated exception return address. */\r
 225 \r
 226 test_if_environment_call:\r
 227         li t0, 11                                                       /* 11 == environment call. */\r
 228         bne a0, t0, is_exception                        /* Not an M environment call, so some other exception. */\r
 229         load_x sp, xISRStackTop                         /* Switch to ISR stack before function call. */\r
 230         jal vTaskSwitchContext\r
 231         j processed_source\r
 232 \r
 233 is_exception:\r
 234         csrr t0, CSR_MCAUSE                                     /* For viewing in the debugger only. */\r
 235         csrr t1, CSR_MEPC                                       /* For viewing in the debugger only */\r
 236         csrr t2, CSR_MSTATUS\r
 237         j is_exception                                          /* No other exceptions handled yet. */\r
 238 \r
 239 as_yet_unhandled:\r
 240         csrr t0, mcause                                         /* For viewing in the debugger only. */\r
 241         j as_yet_unhandled\r
 242 \r
 243 processed_source:\r
 244         load_x  t1, pxCurrentTCB                        /* Load pxCurrentTCB. */\r
 245         load_x  sp, 0( t1 )                                     /* Read sp from first TCB member. */\r
 246 \r
 247         /* Load mret with the address of the next instruction in the task to run next. */\r
 248         load_x t0, 0( sp )\r
 249         csrw CSR_MEPC, t0\r
 250 \r
 251         portasmRESTORE_ADDITIONAL_REGISTERS     /* Defined in freertos_risc_v_chip_specific_extensions.h to restore any registers unique to the RISC-V implementation. */\r
 252 \r
 253         /* Load mstatus with the interrupt enable bits used by the task. */\r
 254         load_x  t0, 29 * portWORD_SIZE( sp )\r
 255         csrw CSR_MSTATUS, t0                                            /* Required for MPIE bit. */\r
 256 \r
 257         load_x  x1, 1 * portWORD_SIZE( sp )\r
 258         load_x  x5, 2 * portWORD_SIZE( sp )             /* t0 */\r
 259         load_x  x6, 3 * portWORD_SIZE( sp )             /* t1 */\r
 260         load_x  x7, 4 * portWORD_SIZE( sp )             /* t2 */\r
 261         load_x  x8, 5 * portWORD_SIZE( sp )             /* s0/fp */\r
 262         load_x  x9, 6 * portWORD_SIZE( sp )             /* s1 */\r
 263         load_x  x10, 7 * portWORD_SIZE( sp )    /* a0 */\r
 264         load_x  x11, 8 * portWORD_SIZE( sp )    /* a1 */\r
 265         load_x  x12, 9 * portWORD_SIZE( sp )    /* a2 */\r
 266         load_x  x13, 10 * portWORD_SIZE( sp )   /* a3 */\r
 267         load_x  x14, 11 * portWORD_SIZE( sp )   /* a4 */\r
 268         load_x  x15, 12 * portWORD_SIZE( sp )   /* a5 */\r
 269         load_x  x16, 13 * portWORD_SIZE( sp )   /* a6 */\r
 270         load_x  x17, 14 * portWORD_SIZE( sp )   /* a7 */\r
 271         load_x  x18, 15 * portWORD_SIZE( sp )   /* s2 */\r
 272         load_x  x19, 16 * portWORD_SIZE( sp )   /* s3 */\r
 273         load_x  x20, 17 * portWORD_SIZE( sp )   /* s4 */\r
 274         load_x  x21, 18 * portWORD_SIZE( sp )   /* s5 */\r
 275         load_x  x22, 19 * portWORD_SIZE( sp )   /* s6 */\r
 276         load_x  x23, 20 * portWORD_SIZE( sp )   /* s7 */\r
 277         load_x  x24, 21 * portWORD_SIZE( sp )   /* s8 */\r
 278         load_x  x25, 22 * portWORD_SIZE( sp )   /* s9 */\r
 279         load_x  x26, 23 * portWORD_SIZE( sp )   /* s10 */\r
 280         load_x  x27, 24 * portWORD_SIZE( sp )   /* s11 */\r
 281         load_x  x28, 25 * portWORD_SIZE( sp )   /* t3 */\r
 282         load_x  x29, 26 * portWORD_SIZE( sp )   /* t4 */\r
 283         load_x  x30, 27 * portWORD_SIZE( sp )   /* t5 */\r
 284         load_x  x31, 28 * portWORD_SIZE( sp )   /* t6 */\r
 285         addi sp, sp, portCONTEXT_SIZE\r
 286 \r
 287         mret\r
 288 \r
 289 /*-----------------------------------------------------------*/\r
 290 \r
 291 xPortStartFirstTask:\r
 292 \r
 293 #if( portasmHAS_CLINT != 0 )\r
 294         /* If there is a clint then interrupts can branch directly to the FreeRTOS\r
 295         trap handler.  Otherwise the interrupt controller will need to be configured\r
 296         outside of this file. */\r
 297         la t0, freertos_risc_v_trap_handler\r
 298         csrw CSR_MTVEC, t0\r
 299 #endif /* portasmHAS_CLILNT */\r
 300 \r
 301         load_x  sp, pxCurrentTCB                        /* Load pxCurrentTCB. */\r
 302         load_x  sp, 0( sp )                                     /* Read sp from first TCB member. */\r
 303 \r
 304         load_x  x1, 0( sp ) /* Note for starting the scheduler the exception return address is used as the function return address. */\r
 305 \r
 306         portasmRESTORE_ADDITIONAL_REGISTERS     /* Defined in freertos_risc_v_chip_specific_extensions.h to restore any registers unique to the RISC-V implementation. */\r
 307 \r
 308         load_x  t0, 29 * portWORD_SIZE( sp )    /* mstatus */\r
 309         addi t0, t0, 0x08                                               /* Set MIE bit so the first task starts with interrupts enabled - required as returns with ret not eret. */\r
 310         csrrw  x0, CSR_MSTATUS, t0                                      /* Interrupts enabled from here! */\r
 311 \r
 312         load_x  x5, 2 * portWORD_SIZE( sp )             /* t0 */\r
 313         load_x  x6, 3 * portWORD_SIZE( sp )             /* t1 */\r
 314         load_x  x7, 4 * portWORD_SIZE( sp )             /* t2 */\r
 315         load_x  x8, 5 * portWORD_SIZE( sp )             /* s0/fp */\r
 316         load_x  x9, 6 * portWORD_SIZE( sp )             /* s1 */\r
 317         load_x  x10, 7 * portWORD_SIZE( sp )    /* a0 */\r
 318         load_x  x11, 8 * portWORD_SIZE( sp )    /* a1 */\r
 319         load_x  x12, 9 * portWORD_SIZE( sp )    /* a2 */\r
 320         load_x  x13, 10 * portWORD_SIZE( sp )   /* a3 */\r
 321         load_x  x14, 11 * portWORD_SIZE( sp )   /* a4 */\r
 322         load_x  x15, 12 * portWORD_SIZE( sp )   /* a5 */\r
 323         load_x  x16, 13 * portWORD_SIZE( sp )   /* a6 */\r
 324         load_x  x17, 14 * portWORD_SIZE( sp )   /* a7 */\r
 325         load_x  x18, 15 * portWORD_SIZE( sp )   /* s2 */\r
 326         load_x  x19, 16 * portWORD_SIZE( sp )   /* s3 */\r
 327         load_x  x20, 17 * portWORD_SIZE( sp )   /* s4 */\r
 328         load_x  x21, 18 * portWORD_SIZE( sp )   /* s5 */\r
 329         load_x  x22, 19 * portWORD_SIZE( sp )   /* s6 */\r
 330         load_x  x23, 20 * portWORD_SIZE( sp )   /* s7 */\r
 331         load_x  x24, 21 * portWORD_SIZE( sp )   /* s8 */\r
 332         load_x  x25, 22 * portWORD_SIZE( sp )   /* s9 */\r
 333         load_x  x26, 23 * portWORD_SIZE( sp )   /* s10 */\r
 334         load_x  x27, 24 * portWORD_SIZE( sp )   /* s11 */\r
 335         load_x  x28, 25 * portWORD_SIZE( sp )   /* t3 */\r
 336         load_x  x29, 26 * portWORD_SIZE( sp )   /* t4 */\r
 337         load_x  x30, 27 * portWORD_SIZE( sp )   /* t5 */\r
 338         load_x  x31, 28 * portWORD_SIZE( sp )   /* t6 */\r
 339         addi    sp, sp, portCONTEXT_SIZE\r
 340         ret\r
 341 \r
 342 /*-----------------------------------------------------------*/\r
 343 \r
 344 /*\r
 345  * Unlike other ports pxPortInitialiseStack() is written in assembly code as it\r
 346  * needs access to the portasmADDITIONAL_CONTEXT_SIZE constant.  The prototype\r
 347  * for the function is as per the other ports:\r
 348  * StackType_t *pxPortInitialiseStack( StackType_t *pxTopOfStack, TaskFunction_t pxCode, void *pvParameters );\r
 349  *\r
 350  * As per the standard RISC-V ABI pxTopcOfStack is passed in in a0, pxCode in\r
 351  * a1, and pvParameters in a2.  The new top of stack is passed out in a0.\r
 352  *\r
 353  * RISC-V maps registers to ABI names as follows (X1 to X31 integer registers\r
 354  * for the 'I' profile, X1 to X15 for the 'E' profile, currently I assumed).\r
 355  *\r
 356  * Register             ABI Name        Description                                             Saver\r
 357  * x0                   zero            Hard-wired zero                                 -\r
 358  * x1                   ra                      Return address                                  Caller\r
 359  * x2                   sp                      Stack pointer                                   Callee\r
 360  * x3                   gp                      Global pointer                                  -\r
 361  * x4                   tp                      Thread pointer                                  -\r
 362  * x5-7                 t0-2            Temporaries                                             Caller\r
 363  * x8                   s0/fp           Saved register/Frame pointer    Callee\r
 364  * x9                   s1                      Saved register                                  Callee\r
 365  * x10-11               a0-1            Function Arguments/return values Caller\r
 366  * x12-17               a2-7            Function arguments                              Caller\r
 367  * x18-27               s2-11           Saved registers                                 Callee\r
 368  * x28-31               t3-6            Temporaries                                             Caller\r
 369  *\r
 370  * The RISC-V context is saved t FreeRTOS tasks in the following stack frame,\r
 371  * where the global and thread pointers are currently assumed to be constant so\r
 372  * are not saved:\r
 373  *\r
 374  * mstatus\r
 375  * x31\r
 376  * x30\r
 377  * x29\r
 378  * x28\r
 379  * x27\r
 380  * x26\r
 381  * x25\r
 382  * x24\r
 383  * x23\r
 384  * x22\r
 385  * x21\r
 386  * x20\r
 387  * x19\r
 388  * x18\r
 389  * x17\r
 390  * x16\r
 391  * x15\r
 392  * x14\r
 393  * x13\r
 394  * x12\r
 395  * x11\r
 396  * pvParameters\r
 397  * x9\r
 398  * x8\r
 399  * x7\r
 400  * x6\r
 401  * x5\r
 402  * portTASK_RETURN_ADDRESS\r
 403  * [chip specific registers go here]\r
 404  * pxCode\r
 405  */\r
 406 pxPortInitialiseStack:\r
 407 \r
 408         csrr t0, CSR_MSTATUS                                    /* Obtain current mstatus value. */\r
 409         addi t1, x0, 0x188                                      /* Generate the value 0x1880, which are the MPIE and MPP bits to set in mstatus. */\r
 410         slli t1, t1, 4\r
 411         or t0, t0, t1                                           /* Set MPIE and MPP bits in mstatus value. */\r
 412 \r
 413         addi a0, a0, -portWORD_SIZE\r
 414         store_x t0, 0(a0)                                       /* mstatus onto the stack. */\r
 415         addi a0, a0, -(22 * portWORD_SIZE)      /* Space for registers x11-x31. */\r
 416         store_x a2, 0(a0)                                       /* Task parameters (pvParameters parameter) goes into register X10/a0 on the stack. */\r
 417         addi a0, a0, -(6 * portWORD_SIZE)       /* Space for registers x5-x9. */\r
 418         store_x x0, 0(a0)                                       /* Return address onto the stack, could be portTASK_RETURN_ADDRESS */\r
 419         addi t0, x0, portasmADDITIONAL_CONTEXT_SIZE /* The number of chip specific additional registers. */\r
 420 chip_specific_stack_frame:                              /* First add any chip specific registers to the stack frame being created. */\r
 421         beq t0, x0, no_more_regs                        /* No more chip specific registers to save. */\r
 422         addi a0, a0, -portWORD_SIZE                     /* Make space for chip specific register. */\r
 423         store_x x0, 0(a0)                                       /* Give the chip specific register an initial value of zero. */\r
 424         addi t0, t0, -1                                         /* Decrement the count of chip specific registers remaining. */\r
 425         j chip_specific_stack_frame                     /* Until no more chip specific registers. */\r
 426 no_more_regs:\r
 427         addi a0, a0, -portWORD_SIZE\r
 428         store_x a1, 0(a0)                                       /* mret value (pxCode parameter) onto the stack. */\r
 429         ret\r
 430 \r
 431 /*-----------------------------------------------------------*/\r