git.sur5r.net Git - u-boot/blob - board/renesas/salvator-x/salvator-x.c

   1 /*
   2  * board/renesas/salvator-x/salvator-x.c
   3  *     This file is Salvator-X/Salvator-XS board support.
   4  *
   5  * Copyright (C) 2015-2017 Renesas Electronics Corporation
   6  * Copyright (C) 2015 Nobuhiro Iwamatsu <iwamatsu@nigauri.org>
   7  *
   8  * SPDX-License-Identifier: GPL-2.0+
   9  */
  10
  11 #include <common.h>
  12 #include <malloc.h>
  13 #include <netdev.h>
  14 #include <dm.h>
  15 #include <dm/platform_data/serial_sh.h>
  16 #include <asm/processor.h>
  17 #include <asm/mach-types.h>
  18 #include <asm/io.h>
  19 #include <linux/errno.h>
  20 #include <asm/arch/sys_proto.h>
  21 #include <asm/gpio.h>
  22 #include <asm/arch/gpio.h>
  23 #include <asm/arch/rmobile.h>
  24 #include <asm/arch/rcar-mstp.h>
  25 #include <asm/arch/sh_sdhi.h>
  26 #include <i2c.h>
  27 #include <mmc.h>
  28
  29 DECLARE_GLOBAL_DATA_PTR;
  30
  31 #define CPGWPCR 0xE6150904
  32 #define CPGWPR  0xE615090C
  33
  34 #define CLK2MHZ(clk)    (clk / 1000 / 1000)
  35 void s_init(void)
  36 {
  37         struct rcar_rwdt *rwdt = (struct rcar_rwdt *)RWDT_BASE;
  38         struct rcar_swdt *swdt = (struct rcar_swdt *)SWDT_BASE;
  39
  40         /* Watchdog init */
  41         writel(0xA5A5A500, &rwdt->rwtcsra);
  42         writel(0xA5A5A500, &swdt->swtcsra);
  43
  44         writel(0xA5A50000, CPGWPCR);
  45         writel(0xFFFFFFFF, CPGWPR);
  46 }
  47
  48 #define GSX_MSTP112             BIT(12) /* 3DG */
  49 #define TMU0_MSTP125            BIT(25) /* secure */
  50 #define TMU1_MSTP124            BIT(24) /* non-secure */
  51 #define SCIF2_MSTP310           BIT(10) /* SCIF2 */
  52 #define DVFS_MSTP926            BIT(26)
  53 #define HSUSB_MSTP704           BIT(4)  /* HSUSB */
  54
  55 int board_early_init_f(void)
  56 {
  57         /* TMU0,1 */            /* which use ? */
  58         mstp_clrbits_le32(MSTPSR1, SMSTPCR1, TMU0_MSTP125 | TMU1_MSTP124);
  59
  60 #if defined(CONFIG_SYS_I2C) && defined(CONFIG_SYS_I2C_SH)
  61         /* DVFS for reset */
  62         mstp_clrbits_le32(MSTPSR9, SMSTPCR9, DVFS_MSTP926);
  63 #endif
  64         return 0;
  65 }
  66
  67 /* SYSC */
  68 /* R/- 32 Power status register 2(3DG) */
  69 #define SYSC_PWRSR2     0xE6180100
  70 /* -/W 32 Power resume control register 2 (3DG) */
  71 #define SYSC_PWRONCR2   0xE618010C
  72
  73 /* HSUSB block registers */
  74 #define HSUSB_REG_LPSTS                 0xE6590102
  75 #define HSUSB_REG_LPSTS_SUSPM_NORMAL    BIT(14)
  76 #define HSUSB_REG_UGCTRL2               0xE6590184
  77 #define HSUSB_REG_UGCTRL2_USB0SEL       0x30
  78 #define HSUSB_REG_UGCTRL2_USB0SEL_EHCI  0x10
  79
  80 int board_init(void)
  81 {
  82         u32 cpu_type = rmobile_get_cpu_type();
  83
  84         /* adress of boot parameters */
  85         gd->bd->bi_boot_params = CONFIG_SYS_TEXT_BASE + 0x50000;
  86
  87         if (cpu_type == RMOBILE_CPU_TYPE_R8A7795) {
  88                 /* GSX: force power and clock supply */
  89                 writel(0x0000001F, SYSC_PWRONCR2);
  90                 while (readl(SYSC_PWRSR2) != 0x000003E0)
  91                         mdelay(20);
  92
  93                 mstp_clrbits_le32(MSTPSR1, SMSTPCR1, GSX_MSTP112);
  94         }
  95
  96         /* USB1 pull-up */
  97         setbits_le32(PFC_PUEN6, PUEN_USB1_OVC | PUEN_USB1_PWEN);
  98
  99         /* Configure the HSUSB block */
 100         mstp_clrbits_le32(MSTPSR7, SMSTPCR7, HSUSB_MSTP704);
 101         /* Choice USB0SEL */
 102         clrsetbits_le32(HSUSB_REG_UGCTRL2, HSUSB_REG_UGCTRL2_USB0SEL,
 103                         HSUSB_REG_UGCTRL2_USB0SEL_EHCI);
 104         /* low power status */
 105         setbits_le16(HSUSB_REG_LPSTS, HSUSB_REG_LPSTS_SUSPM_NORMAL);
 106
 107         return 0;
 108 }
 109
 110 int dram_init(void)
 111 {
 112         if (fdtdec_setup_memory_size() != 0)
 113                 return -EINVAL;
 114
 115         return 0;
 116 }
 117
 118 int dram_init_banksize(void)
 119 {
 120         fdtdec_setup_memory_banksize();
 121
 122         return 0;
 123 }
 124
 125 #define RST_BASE        0xE6160000
 126 #define RST_CA57RESCNT  (RST_BASE + 0x40)
 127 #define RST_CA53RESCNT  (RST_BASE + 0x44)
 128 #define RST_RSTOUTCR    (RST_BASE + 0x58)
 129 #define RST_CODE        0xA5A5000F
 130
 131 void reset_cpu(ulong addr)
 132 {
 133 #if defined(CONFIG_SYS_I2C) && defined(CONFIG_SYS_I2C_SH)
 134         i2c_reg_write(CONFIG_SYS_I2C_POWERIC_ADDR, 0x20, 0x80);
 135 #else
 136         /* only CA57 ? */
 137         writel(RST_CODE, RST_CA57RESCNT);
 138 #endif
 139 }