git.sur5r.net Git - u-boot/blob - include/configs/lwmon5.h

   1 /*
   2  * (C) Copyright 2007-2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 /************************************************************************
  22  * lwmon5.h - configuration for lwmon5 board
  23  ***********************************************************************/
  24 #ifndef __CONFIG_H
  25 #define __CONFIG_H
  26
  27 /*-----------------------------------------------------------------------
  28  * High Level Configuration Options
  29  *----------------------------------------------------------------------*/
  30 #define CONFIG_LWMON5           1               /* Board is lwmon5      */
  31 #define CONFIG_440EPX           1               /* Specific PPC440EPx   */
  32 #define CONFIG_440              1               /* ... PPC440 family    */
  33 #define CONFIG_4xx              1               /* ... PPC4xx family    */
  34 #define CONFIG_SYS_CLK_FREQ     33300000        /* external freq to pll */
  35
  36 #define CONFIG_BOARD_EARLY_INIT_F 1     /* Call board_early_init_f      */
  37 #define CONFIG_BOARD_POSTCLK_INIT 1     /* Call board_postclk_init      */
  38 #define CONFIG_MISC_INIT_R      1       /* Call misc_init_r             */
  39 #define CONFIG_BOARD_RESET      1       /* Call board_reset             */
  40
  41 /*-----------------------------------------------------------------------
  42  * Base addresses -- Note these are effective addresses where the
  43  * actual resources get mapped (not physical addresses)
  44  *----------------------------------------------------------------------*/
  45 #define CFG_MONITOR_LEN         (512 * 1024)    /* Reserve 512 kB for Monitor   */
  46 #define CFG_MALLOC_LEN          (512 * 1024)    /* Reserve 512 kB for malloc()  */
  47
  48 #define CFG_BOOT_BASE_ADDR      0xf0000000
  49 #define CFG_SDRAM_BASE          0x00000000      /* _must_ be 0          */
  50 #define CFG_FLASH_BASE          0xf8000000      /* start of FLASH       */
  51 #define CFG_MONITOR_BASE        TEXT_BASE
  52 #define CFG_LIME_BASE_0         0xc0000000
  53 #define CFG_LIME_BASE_1         0xc1000000
  54 #define CFG_LIME_BASE_2         0xc2000000
  55 #define CFG_LIME_BASE_3         0xc3000000
  56 #define CFG_FPGA_BASE_0         0xc4000000
  57 #define CFG_FPGA_BASE_1         0xc4200000
  58 #define CFG_OCM_BASE            0xe0010000      /* ocm                  */
  59 #define CFG_PCI_BASE            0xe0000000      /* Internal PCI regs    */
  60 #define CFG_PCI_MEMBASE         0x80000000      /* mapped pci memory    */
  61 #define CFG_PCI_MEMBASE1        CFG_PCI_MEMBASE  + 0x10000000
  62 #define CFG_PCI_MEMBASE2        CFG_PCI_MEMBASE1 + 0x10000000
  63 #define CFG_PCI_MEMBASE3        CFG_PCI_MEMBASE2 + 0x10000000
  64
  65 /* Don't change either of these */
  66 #define CFG_PERIPHERAL_BASE     0xef600000      /* internal peripherals */
  67
  68 #define CFG_USB2D0_BASE         0xe0000100
  69 #define CFG_USB_DEVICE          0xe0000000
  70 #define CFG_USB_HOST            0xe0000400
  71
  72 /*-----------------------------------------------------------------------
  73  * Initial RAM & stack pointer
  74  *----------------------------------------------------------------------*/
  75 /*
  76  * On LWMON5 we use D-cache as init-ram and stack pointer. We also move
  77  * the POST_WORD from OCM to a 440EPx register that preserves it's
  78  * content during reset (GPT0_COMP6). This way we reserve the OCM (16k)
  79  * for logbuffer only. (GPT0_COMP1-COMP5 are reserved for logbuffer header.)
  80  */
  81 #define CFG_INIT_RAM_DCACHE     1               /* d-cache as init ram  */
  82 #define CFG_INIT_RAM_ADDR       0x70000000              /* DCache       */
  83 #define CFG_INIT_RAM_END        (4 << 10)
  84 #define CFG_GBL_DATA_SIZE       256             /* num bytes initial data*/
  85 #define CFG_GBL_DATA_OFFSET     (CFG_INIT_RAM_END - CFG_GBL_DATA_SIZE)
  86 #define CFG_INIT_SP_OFFSET      CFG_GBL_DATA_OFFSET
  87 #define CFG_POST_ALT_WORD_ADDR  (CFG_PERIPHERAL_BASE + GPT0_COMP6)
  88                                                 /* unused GPT0 COMP reg */
  89 #define CFG_MEM_TOP_HIDE        (4 << 10) /* don't use last 4kbytes     */
  90                                         /* 440EPx errata CHIP 11        */
  91
  92 /* Additional registers for watchdog timer post test */
  93
  94 #define CFG_DSPIC_TEST_ADDR     (CFG_PERIPHERAL_BASE + GPT0_MASK1)
  95 #define CFG_WATCHDOG_TIME_ADDR  (CFG_PERIPHERAL_BASE + GPT0_MASK2)
  96 #define CFG_WATCHDOG_FLAGS_ADDR (CFG_PERIPHERAL_BASE + GPT0_MASK1)
  97 #define CFG_WATCHDOG_MAGIC      0x12480000
  98 #define CFG_WATCHDOG_MAGIC_MASK 0xFFFF0000
  99 #define CFG_DSPIC_TEST_MASK     0x00000001
 100
 101 /*-----------------------------------------------------------------------
 102  * Serial Port
 103  *----------------------------------------------------------------------*/
 104 #undef CFG_EXT_SERIAL_CLOCK             /* no external clock provided   */
 105 #define CONFIG_BAUDRATE         115200
 106 #define CONFIG_SERIAL_MULTI     1
 107 /* define this if you want console on UART1 */
 108 #define CONFIG_UART1_CONSOLE    1       /* use UART1 as console         */
 109
 110 #define CFG_BAUDRATE_TABLE                                              \
 111         {300, 600, 1200, 2400, 4800, 9600, 19200, 38400, 57600, 115200}
 112
 113 /*-----------------------------------------------------------------------
 114  * Environment
 115  *----------------------------------------------------------------------*/
 116 #define CFG_ENV_IS_IN_FLASH     1       /* use FLASH for environment vars       */
 117
 118 /*-----------------------------------------------------------------------
 119  * FLASH related
 120  *----------------------------------------------------------------------*/
 121 #define CFG_FLASH_CFI                           /* The flash is CFI compatible  */
 122 #define CFG_FLASH_CFI_DRIVER                    /* Use common CFI driver        */
 123
 124 #define CFG_FLASH0              0xFC000000
 125 #define CFG_FLASH1              0xF8000000
 126 #define CFG_FLASH_BANKS_LIST    { CFG_FLASH1, CFG_FLASH0 }
 127
 128 #define CFG_MAX_FLASH_BANKS     2       /* max number of memory banks           */
 129 #define CFG_MAX_FLASH_SECT      512     /* max number of sectors on one chip    */
 130
 131 #define CFG_FLASH_ERASE_TOUT    120000  /* Timeout for Flash Erase (in ms)      */
 132 #define CFG_FLASH_WRITE_TOUT    500     /* Timeout for Flash Write (in ms)      */
 133
 134 #define CFG_FLASH_USE_BUFFER_WRITE 1    /* use buffered writes (20x faster)     */
 135 #define CFG_FLASH_PROTECTION    1       /* use hardware flash protection        */
 136
 137 #define CFG_FLASH_EMPTY_INFO            /* print 'E' for empty sector on flinfo */
 138 #define CFG_FLASH_QUIET_TEST    1       /* don't warn upon unknown flash        */
 139
 140 #define CFG_ENV_SECT_SIZE       0x40000 /* size of one complete sector          */
 141 #define CFG_ENV_ADDR            ((-CFG_MONITOR_LEN)-CFG_ENV_SECT_SIZE)
 142 #define CFG_ENV_SIZE            0x2000  /* Total Size of Environment Sector     */
 143
 144 /* Address and size of Redundant Environment Sector     */
 145 #define CFG_ENV_ADDR_REDUND     (CFG_ENV_ADDR-CFG_ENV_SECT_SIZE)
 146 #define CFG_ENV_SIZE_REDUND     (CFG_ENV_SIZE)
 147
 148 /*-----------------------------------------------------------------------
 149  * DDR SDRAM
 150  *----------------------------------------------------------------------*/
 151 #define CFG_MBYTES_SDRAM        (256)           /* 256MB                        */
 152 #define CFG_DDR_CACHED_ADDR     0x40000000      /* setup 2nd TLB cached here    */
 153 #define CONFIG_DDR_DATA_EYE     1               /* use DDR2 optimization        */
 154 #define CONFIG_DDR_ECC          1               /* enable ECC                   */
 155 #define CFG_POST_ECC_ON         CFG_POST_ECC
 156
 157 /* POST support */
 158 #define CONFIG_POST             (CFG_POST_CACHE    | \
 159                                  CFG_POST_CPU      | \
 160                                  CFG_POST_ECC_ON   | \
 161                                  CFG_POST_ETHER    | \
 162                                  CFG_POST_FPU      | \
 163                                  CFG_POST_I2C      | \
 164                                  CFG_POST_MEMORY   | \
 165                                  CFG_POST_RTC      | \
 166                                  CFG_POST_SPR      | \
 167                                  CFG_POST_UART     | \
 168                                  CFG_POST_SYSMON   | \
 169                                  CFG_POST_WATCHDOG | \
 170                                  CFG_POST_DSP      | \
 171                                  CFG_POST_BSPEC1   | \
 172                                  CFG_POST_BSPEC2   | \
 173                                  CFG_POST_BSPEC3   | \
 174                                  CFG_POST_BSPEC4   | \
 175                                  CFG_POST_BSPEC5)
 176
 177 #define CONFIG_POST_WATCHDOG  {\
 178         "Watchdog timer test",                          \
 179         "watchdog",                                     \
 180         "This test checks the watchdog timer.",         \
 181         POST_RAM | POST_POWERON | POST_SLOWTEST | POST_MANUAL | POST_REBOOT, \
 182         &lwmon5_watchdog_post_test,                     \
 183         NULL,                                           \
 184         NULL,                                           \
 185         CFG_POST_WATCHDOG                               \
 186         }
 187
 188 #define CONFIG_POST_BSPEC1    {\
 189         "dsPIC init test",                              \
 190         "dspic_init",                                   \
 191         "This test returns result of dsPIC READY test run earlier.",    \
 192         POST_RAM | POST_ALWAYS,                         \
 193         &dspic_init_post_test,                          \
 194         NULL,                                           \
 195         NULL,                                           \
 196         CFG_POST_BSPEC1                                 \
 197         }
 198
 199 #define CONFIG_POST_BSPEC2    {\
 200         "dsPIC test",                                   \
 201         "dspic",                                        \
 202         "This test gets result of dsPIC POST and dsPIC version.",       \
 203         POST_RAM | POST_ALWAYS,                         \
 204         &dspic_post_test,                               \
 205         NULL,                                           \
 206         NULL,                                           \
 207         CFG_POST_BSPEC2                                 \
 208         }
 209
 210 #define CONFIG_POST_BSPEC3    {\
 211         "FPGA test",                                    \
 212         "fpga",                                         \
 213         "This test checks FPGA registers and memory.",  \
 214         POST_RAM | POST_ALWAYS,                         \
 215         &fpga_post_test,                                \
 216         NULL,                                           \
 217         NULL,                                           \
 218         CFG_POST_BSPEC3                                 \
 219         }
 220
 221 #define CONFIG_POST_BSPEC4    {\
 222         "GDC test",                                     \
 223         "gdc",                                          \
 224         "This test checks GDC registers and memory.",   \
 225         POST_RAM | POST_ALWAYS,                         \
 226         &gdc_post_test,                                 \
 227         NULL,                                           \
 228         NULL,                                           \
 229         CFG_POST_BSPEC4                                 \
 230         }
 231
 232 #define CONFIG_POST_BSPEC5    {\
 233         "SYSMON1 test",                                 \
 234         "sysmon1",                                      \
 235         "This test checks GPIO_62_EPX pin indicating power failure.",   \
 236         POST_RAM | POST_MANUAL | POST_NORMAL | POST_SLOWTEST,   \
 237         &sysmon1_post_test,                             \
 238         NULL,                                           \
 239         NULL,                                           \
 240         CFG_POST_BSPEC5                                 \
 241         }
 242
 243 #define CFG_POST_CACHE_ADDR     0x7fff0000 /* free virtual address      */
 244 #define CONFIG_LOGBUFFER
 245 /* Reserve GPT0_COMP1-COMP5 for logbuffer header */
 246 #define CONFIG_ALT_LH_ADDR      (CFG_PERIPHERAL_BASE + GPT0_COMP1)
 247 #define CONFIG_ALT_LB_ADDR      (CFG_OCM_BASE)
 248 #define CFG_CONSOLE_IS_IN_ENV /* Otherwise it catches logbuffer as output */
 249
 250 /*-----------------------------------------------------------------------
 251  * I2C
 252  *----------------------------------------------------------------------*/
 253 #define CONFIG_HARD_I2C         1               /* I2C with hardware support    */
 254 #undef  CONFIG_SOFT_I2C                         /* I2C bit-banged               */
 255 #define CFG_I2C_SPEED           100000          /* I2C speed and slave address  */
 256 #define CFG_I2C_SLAVE           0x7F
 257
 258 #define CFG_I2C_EEPROM_ADDR     0x53    /* EEPROM AT24C128              */
 259 #define CFG_I2C_EEPROM_ADDR_LEN 2       /* Bytes of address             */
 260 #define CFG_EEPROM_PAGE_WRITE_BITS 6    /* The Atmel AT24C128 has       */
 261                                         /* 64 byte page write mode using*/
 262                                         /* last 6 bits of the address   */
 263 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  10   /* and takes up to 10 msec */
 264 #define CFG_EEPROM_PAGE_WRITE_ENABLE
 265
 266 #define CONFIG_RTC_PCF8563      1               /* enable Philips PCF8563 RTC   */
 267 #define CFG_I2C_RTC_ADDR        0x51            /* Philips PCF8563 RTC address  */
 268 #define CFG_I2C_KEYBD_ADDR      0x56            /* PIC LWE keyboard             */
 269 #define CFG_I2C_DSPIC_IO_ADDR   0x57            /* PIC I/O addr               */
 270
 271 #define CONFIG_POST_KEY_MAGIC   "3C+3E" /* press F3 + F5 keys to force POST */
 272 #if 0
 273 #define CONFIG_AUTOBOOT_KEYED           /* Enable "password" protection */
 274 #define CONFIG_AUTOBOOT_PROMPT  "\nEnter password - autoboot in %d sec...\n"
 275 #define CONFIG_AUTOBOOT_DELAY_STR       "  "    /* "password"   */
 276 #endif
 277
 278 #define CONFIG_PREBOOT          "setenv bootdelay 15"
 279
 280 #undef  CONFIG_BOOTARGS
 281
 282 #define CONFIG_EXTRA_ENV_SETTINGS                                       \
 283         "hostname=lwmon5\0"                                             \
 284         "netdev=eth0\0"                                                 \
 285         "unlock=yes\0"                                                  \
 286         "logversion=2\0"                                                \
 287         "nfsargs=setenv bootargs root=/dev/nfs rw "                     \
 288                 "nfsroot=${serverip}:${rootpath}\0"                     \
 289         "ramargs=setenv bootargs root=/dev/ram rw\0"                    \
 290         "addip=setenv bootargs ${bootargs} "                            \
 291                 "ip=${ipaddr}:${serverip}:${gatewayip}:${netmask}"      \
 292                 ":${hostname}:${netdev}:off panic=1\0"                  \
 293         "addtty=setenv bootargs ${bootargs} console=ttyS1,${baudrate}\0"\
 294         "addmisc=setenv bootargs ${bootargs} rtc-pcf8563.probe=0,0x51\0"\
 295         "flash_nfs=run nfsargs addip addtty addmisc;"                   \
 296                 "bootm ${kernel_addr}\0"                                \
 297         "flash_self=run ramargs addip addtty addmisc;"                  \
 298                 "bootm ${kernel_addr} ${ramdisk_addr}\0"                \
 299         "net_nfs=tftp 200000 ${bootfile};"                              \
 300                 "run nfsargs addip addtty addmisc;bootm\0"              \
 301         "rootpath=/opt/eldk/ppc_4xxFP\0"                                \
 302         "bootfile=/tftpboot/lwmon5/uImage\0"                            \
 303         "kernel_addr=FC000000\0"                                        \
 304         "ramdisk_addr=FC180000\0"                                       \
 305         "load=tftp 200000 /tftpboot/${hostname}/u-boot.bin\0"           \
 306         "update=protect off FFF80000 FFFFFFFF;era FFF80000 FFFFFFFF;"   \
 307                 "cp.b 200000 FFF80000 80000\0"                          \
 308         "upd=run load update\0"                                         \
 309         "lwe_env=tftp 200000 /tftpboot.dev/lwmon5/env_uboot.bin;"       \
 310                 "autoscr 200000\0"                                      \
 311         ""
 312 #define CONFIG_BOOTCOMMAND      "run flash_self"
 313
 314 #if 0
 315 #define CONFIG_BOOTDELAY        -1      /* autoboot disabled            */
 316 #else
 317 #define CONFIG_BOOTDELAY        5       /* autoboot after 5 seconds     */
 318 #endif
 319
 320 #define CONFIG_LOADS_ECHO       1       /* echo on for serial download  */
 321 #define CFG_LOADS_BAUD_CHANGE   1       /* allow baudrate change        */
 322
 323 #define CONFIG_IBM_EMAC4_V4     1
 324 #define CONFIG_MII              1       /* MII PHY management           */
 325 #define CONFIG_PHY_ADDR         3       /* PHY address, See schematics  */
 326
 327 #define CONFIG_PHY_RESET        1       /* reset phy upon startup         */
 328 #define CONFIG_PHY_RESET_DELAY  300
 329
 330 #define CONFIG_HAS_ETH0
 331 #define CFG_RX_ETH_BUFFER       32      /* Number of ethernet rx buffers & descriptors */
 332
 333 #define CONFIG_NET_MULTI        1
 334 #define CONFIG_HAS_ETH1         1       /* add support for "eth1addr"   */
 335 #define CONFIG_PHY1_ADDR        1
 336
 337 /* Video console */
 338 #define CONFIG_VIDEO
 339 #define CONFIG_VIDEO_MB862xx
 340 #define CONFIG_CFB_CONSOLE
 341 #define CONFIG_VIDEO_LOGO
 342 #define CONFIG_CONSOLE_EXTRA_INFO
 343 #define VIDEO_FB_16BPP_PIXEL_SWAP
 344
 345 #define CONFIG_VGA_AS_SINGLE_DEVICE
 346 #define CONFIG_VIDEO_SW_CURSOR
 347 #define CONFIG_SPLASH_SCREEN
 348
 349 /* USB */
 350 #ifdef CONFIG_440EPX
 351 #define CONFIG_USB_OHCI
 352 #define CONFIG_USB_STORAGE
 353
 354 /* Comment this out to enable USB 1.1 device */
 355 #define USB_2_0_DEVICE
 356
 357 #endif /* CONFIG_440EPX */
 358
 359 /* Partitions */
 360 #define CONFIG_MAC_PARTITION
 361 #define CONFIG_DOS_PARTITION
 362 #define CONFIG_ISO_PARTITION
 363
 364 /*
 365  * BOOTP options
 366  */
 367 #define CONFIG_BOOTP_BOOTFILESIZE
 368 #define CONFIG_BOOTP_BOOTPATH
 369 #define CONFIG_BOOTP_GATEWAY
 370 #define CONFIG_BOOTP_HOSTNAME
 371
 372 /*
 373  * Command line configuration.
 374  */
 375 #include <config_cmd_default.h>
 376
 377 #define CONFIG_CMD_ASKENV
 378 #define CONFIG_CMD_DATE
 379 #define CONFIG_CMD_DHCP
 380 #define CONFIG_CMD_DIAG
 381 #define CONFIG_CMD_EEPROM
 382 #define CONFIG_CMD_ELF
 383 #define CONFIG_CMD_FAT
 384 #define CONFIG_CMD_I2C
 385 #define CONFIG_CMD_IRQ
 386 #define CONFIG_CMD_LOG
 387 #define CONFIG_CMD_MII
 388 #define CONFIG_CMD_NET
 389 #define CONFIG_CMD_NFS
 390 #define CONFIG_CMD_PCI
 391 #define CONFIG_CMD_PING
 392 #define CONFIG_CMD_REGINFO
 393 #define CONFIG_CMD_SDRAM
 394
 395 #ifdef CONFIG_VIDEO
 396 #define CONFIG_CMD_BMP
 397 #endif
 398
 399 #ifdef CONFIG_440EPX
 400 #define CONFIG_CMD_USB
 401 #endif
 402
 403 /*-----------------------------------------------------------------------
 404  * Miscellaneous configurable options
 405  *----------------------------------------------------------------------*/
 406 #define CONFIG_SUPPORT_VFAT
 407
 408 #define CFG_LONGHELP                    /* undef to save memory         */
 409 #define CFG_PROMPT              "=> "   /* Monitor Command Prompt       */
 410
 411 #define CFG_HUSH_PARSER         1       /* Use the HUSH parser          */
 412 #ifdef  CFG_HUSH_PARSER
 413 #define CFG_PROMPT_HUSH_PS2     "> "
 414 #endif
 415
 416 #if defined(CONFIG_CMD_KGDB)
 417 #define CFG_CBSIZE              1024    /* Console I/O Buffer Size      */
 418 #else
 419 #define CFG_CBSIZE              256     /* Console I/O Buffer Size      */
 420 #endif
 421 #define CFG_PBSIZE              (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
 422 #define CFG_MAXARGS             16      /* max number of command args   */
 423 #define CFG_BARGSIZE            CFG_CBSIZE /* Boot Argument Buffer Size */
 424
 425 #define CFG_MEMTEST_START       0x0400000 /* memtest works on           */
 426 #define CFG_MEMTEST_END         0x0C00000 /* 4 ... 12 MB in DRAM        */
 427
 428 #define CFG_LOAD_ADDR           0x100000  /* default load address       */
 429 #define CFG_EXTBDINFO           1       /* To use extended board_into (bd_t) */
 430
 431 #define CFG_HZ                  1000    /* decrementer freq: 1 ms ticks */
 432
 433 #define CONFIG_CMDLINE_EDITING  1       /* add command line history     */
 434 #define CONFIG_LOOPW            1       /* enable loopw command         */
 435 #define CONFIG_MX_CYCLIC        1       /* enable mdc/mwc commands      */
 436 #define CONFIG_VERSION_VARIABLE 1       /* include version env variable */
 437
 438 /*-----------------------------------------------------------------------
 439  * PCI stuff
 440  *----------------------------------------------------------------------*/
 441 /* General PCI */
 442 #define CONFIG_PCI                      /* include pci support          */
 443 #undef CONFIG_PCI_PNP                   /* do (not) pci plug-and-play   */
 444 #define CONFIG_PCI_SCAN_SHOW            /* show pci devices on startup  */
 445 #define CFG_PCI_TARGBASE        0x80000000 /* PCIaddr mapped to CFG_PCI_MEMBASE*/
 446
 447 /* Board-specific PCI */
 448 #define CFG_PCI_TARGET_INIT
 449 #define CFG_PCI_MASTER_INIT
 450
 451 #define CFG_PCI_SUBSYS_VENDORID 0x10e8  /* AMCC                         */
 452 #define CFG_PCI_SUBSYS_ID       0xcafe  /* Whatever                     */
 453
 454 #define CONFIG_HW_WATCHDOG      1       /* Use external HW-Watchdog     */
 455 #define CONFIG_WD_PERIOD        40000   /* in usec */
 456 #define CONFIG_WD_MAX_RATE      66600   /* in ticks */
 457
 458 /*
 459  * For booting Linux, the board info and command line data
 460  * have to be in the first 8 MB of memory, since this is
 461  * the maximum mapped by the Linux kernel during initialization.
 462  */
 463 #define CFG_BOOTMAPSZ           (8 << 20)       /* Initial Memory map for Linux */
 464
 465 /*-----------------------------------------------------------------------
 466  * External Bus Controller (EBC) Setup
 467  *----------------------------------------------------------------------*/
 468 #define CFG_FLASH               CFG_FLASH_BASE
 469
 470 /* Memory Bank 0 (NOR-FLASH) initialization                                     */
 471 #define CFG_EBC_PB0AP           0x03050200
 472 #define CFG_EBC_PB0CR           (CFG_FLASH | 0xfc000)
 473
 474 /* Memory Bank 1 (Lime) initialization                                          */
 475 #define CFG_EBC_PB1AP           0x01004380
 476 #define CFG_EBC_PB1CR           (CFG_LIME_BASE_0 | 0xdc000)
 477
 478 /* Memory Bank 2 (FPGA) initialization                                          */
 479 #define CFG_EBC_PB2AP           0x01004400
 480 #define CFG_EBC_PB2CR           (CFG_FPGA_BASE_0 | 0x1c000)
 481
 482 /* Memory Bank 3 (FPGA2) initialization                                         */
 483 #define CFG_EBC_PB3AP           0x01004400
 484 #define CFG_EBC_PB3CR           (CFG_FPGA_BASE_1 | 0x1c000)
 485
 486 #define CFG_EBC_CFG             0xb8400000
 487
 488 /*-----------------------------------------------------------------------
 489  * Graphics (Fujitsu Lime)
 490  *----------------------------------------------------------------------*/
 491 /* SDRAM Clock frequency adjustment register */
 492 #define CFG_LIME_SDRAM_CLOCK    0xC1FC0038
 493 /* Lime Clock frequency is to set 100MHz */
 494 #define CFG_LIME_CLOCK_100MHZ   0x00000
 495 #if 0
 496 /* Lime Clock frequency for 133MHz */
 497 #define CFG_LIME_CLOCK_133MHZ   0x10000
 498 #endif
 499
 500 /* SDRAM Parameter register */
 501 #define CFG_LIME_MMR            0xC1FCFFFC
 502 /* SDRAM parameter value; was 0x414FB7F2, caused several vertical bars
 503    and pixel flare on display when 133MHz was configured. According to
 504    SDRAM chip datasheet CAS Latency is 3 for 133MHz and -75 Speed Grade */
 505 #ifdef CFG_LIME_CLOCK_133MHZ
 506 #define CFG_LIME_MMR_VALUE      0x414FB7F3
 507 #else
 508 #define CFG_LIME_MMR_VALUE      0x414FB7F2
 509 #endif
 510
 511 /*-----------------------------------------------------------------------
 512  * GPIO Setup
 513  *----------------------------------------------------------------------*/
 514 #define CFG_GPIO_PHY1_RST       12
 515 #define CFG_GPIO_FLASH_WP       14
 516 #define CFG_GPIO_PHY0_RST       22
 517 #define CFG_GPIO_DSPIC_READY    51
 518 #define CFG_GPIO_EEPROM_EXT_WP  55
 519 #define CFG_GPIO_HIGHSIDE       56
 520 #define CFG_GPIO_EEPROM_INT_WP  57
 521 #define CFG_GPIO_BOARD_RESET    58
 522 #define CFG_GPIO_LIME_S         59
 523 #define CFG_GPIO_LIME_RST       60
 524 #define CFG_GPIO_SYSMON_STATUS  62
 525 #define CFG_GPIO_WATCHDOG       63
 526
 527 /*-----------------------------------------------------------------------
 528  * PPC440 GPIO Configuration
 529  */
 530 #define CFG_4xx_GPIO_TABLE { /*   Out             GPIO  Alternate1      Alternate2      Alternate3 */ \
 531 {                                                                                       \
 532 /* GPIO Core 0 */                                                                       \
 533 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO0 EBC_ADDR(7)     DMA_REQ(2)      */      \
 534 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO1 EBC_ADDR(6)     DMA_ACK(2)      */      \
 535 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO2 EBC_ADDR(5)     DMA_EOT/TC(2)   */      \
 536 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO3 EBC_ADDR(4)     DMA_REQ(3)      */      \
 537 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO4 EBC_ADDR(3)     DMA_ACK(3)      */      \
 538 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO5 EBC_ADDR(2)     DMA_EOT/TC(3)   */      \
 539 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO6 EBC_CS_N(1)                     */      \
 540 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO7 EBC_CS_N(2)                     */      \
 541 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO8 EBC_CS_N(3)                     */      \
 542 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO9 EBC_CS_N(4)                     */      \
 543 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO10 EBC_CS_N(5)                    */      \
 544 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO11 EBC_BUS_ERR                    */      \
 545 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO12                                */      \
 546 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO13                                */      \
 547 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO14                                */      \
 548 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO15                                */      \
 549 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO16 GMCTxD(4)                      */      \
 550 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO17 GMCTxD(5)                      */      \
 551 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO18 GMCTxD(6)                      */      \
 552 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO19 GMCTxD(7)                      */      \
 553 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO20 RejectPkt0                     */      \
 554 {GPIO0_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO21 RejectPkt1                     */      \
 555 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO22                                */      \
 556 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO23 SCPD0                          */      \
 557 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO24 GMCTxD(2)                      */      \
 558 {GPIO0_BASE, GPIO_OUT, GPIO_ALT1, GPIO_OUT_0}, /* GPIO25 GMCTxD(3)                      */      \
 559 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO26                                */      \
 560 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO27 EXT_EBC_REQ    USB2D_RXERROR   */      \
 561 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO28                USB2D_TXVALID   */      \
 562 {GPIO0_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO29 EBC_EXT_HDLA   USB2D_PAD_SUSPNDM */    \
 563 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO30 EBC_EXT_ACK    USB2D_XCVRSELECT*/      \
 564 {GPIO0_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO31 EBC_EXR_BUSREQ USB2D_TERMSELECT*/      \
 565 },                                                                                      \
 566 {                                                                                       \
 567 /* GPIO Core 1 */                                                                       \
 568 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO32 USB2D_OPMODE0  EBC_DATA(2)     */      \
 569 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO33 USB2D_OPMODE1  EBC_DATA(3)     */      \
 570 {GPIO1_BASE, GPIO_OUT, GPIO_ALT3, GPIO_OUT_0}, /* GPIO34 UART0_DCD_N    UART1_DSR_CTS_N UART2_SOUT*/ \
 571 {GPIO1_BASE, GPIO_IN , GPIO_ALT3, GPIO_OUT_0}, /* GPIO35 UART0_8PIN_DSR_N UART1_RTS_DTR_N UART2_SIN*/ \
 572 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO36 UART0_8PIN_CTS_N EBC_DATA(0)   UART3_SIN*/ \
 573 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO37 UART0_RTS_N    EBC_DATA(1)     UART3_SOUT*/ \
 574 {GPIO1_BASE, GPIO_OUT, GPIO_ALT2, GPIO_OUT_0}, /* GPIO38 UART0_DTR_N    UART1_SOUT      */      \
 575 {GPIO1_BASE, GPIO_IN , GPIO_ALT2, GPIO_OUT_0}, /* GPIO39 UART0_RI_N     UART1_SIN       */      \
 576 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO40 UIC_IRQ(0)                     */      \
 577 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO41 UIC_IRQ(1)                     */      \
 578 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO42 UIC_IRQ(2)                     */      \
 579 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO43 UIC_IRQ(3)                     */      \
 580 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO44 UIC_IRQ(4)     DMA_ACK(1)      */      \
 581 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO45 UIC_IRQ(6)     DMA_EOT/TC(1)   */      \
 582 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO46 UIC_IRQ(7)     DMA_REQ(0)      */      \
 583 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO47 UIC_IRQ(8)     DMA_ACK(0)      */      \
 584 {GPIO1_BASE, GPIO_IN , GPIO_ALT1, GPIO_OUT_0}, /* GPIO48 UIC_IRQ(9)     DMA_EOT/TC(0)   */      \
 585 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO49  Unselect via TraceSelect Bit  */      \
 586 {GPIO1_BASE, GPIO_IN,  GPIO_SEL , GPIO_OUT_0}, /* GPIO50  Unselect via TraceSelect Bit  */      \
 587 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO51  Unselect via TraceSelect Bit  */      \
 588 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO52  Unselect via TraceSelect Bit  */      \
 589 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO53  Unselect via TraceSelect Bit  */      \
 590 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO54  Unselect via TraceSelect Bit  */      \
 591 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO55  Unselect via TraceSelect Bit  */      \
 592 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO56  Unselect via TraceSelect Bit  */      \
 593 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_1}, /* GPIO57  Unselect via TraceSelect Bit  */      \
 594 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO58  Unselect via TraceSelect Bit  */      \
 595 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO59  Unselect via TraceSelect Bit  */      \
 596 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO60  Unselect via TraceSelect Bit  */      \
 597 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO61  Unselect via TraceSelect Bit  */      \
 598 {GPIO1_BASE, GPIO_IN , GPIO_SEL , GPIO_OUT_0}, /* GPIO62  Unselect via TraceSelect Bit  */      \
 599 {GPIO1_BASE, GPIO_OUT, GPIO_SEL , GPIO_OUT_0}, /* GPIO63  Unselect via TraceSelect Bit  */      \
 600 }                                                                                       \
 601 }
 602
 603 /*
 604  * Internal Definitions
 605  *
 606  * Boot Flags
 607  */
 608 #define BOOTFLAG_COLD   0x01            /* Normal Power-On: Boot from FLASH     */
 609 #define BOOTFLAG_WARM   0x02            /* Software reboot                      */
 610
 611 #if defined(CONFIG_CMD_KGDB)
 612 #define CONFIG_KGDB_BAUDRATE    230400  /* speed to run kgdb serial port */
 613 #define CONFIG_KGDB_SER_INDEX   2           /* which serial port to use */
 614 #endif
 615 #endif  /* __CONFIG_H */