git.sur5r.net Git - openocd/blob - src/target/arm_adi_v5.h

   1 /***************************************************************************
   2  *   Copyright (C) 2006 by Magnus Lundin                                   *
   3  *   lundin@mlu.mine.nu                                                    *
   4  *                                                                         *
   5  *   Copyright (C) 2008 by Spencer Oliver                                  *
   6  *   spen@spen-soft.co.uk                                                  *
   7  *                                                                         *
   8  *   This program is free software; you can redistribute it and/or modify  *
   9  *   it under the terms of the GNU General Public License as published by  *
  10  *   the Free Software Foundation; either version 2 of the License, or     *
  11  *   (at your option) any later version.                                   *
  12  *                                                                         *
  13  *   This program is distributed in the hope that it will be useful,       *
  14  *   but WITHOUT ANY WARRANTY; without even the implied warranty of        *
  15  *   MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the         *
  16  *   GNU General Public License for more details.                          *
  17  *                                                                         *
  18  *   You should have received a copy of the GNU General Public License     *
  19  *   along with this program.  If not, see <http://www.gnu.org/licenses/>. *
  20  ***************************************************************************/
  21
  22 #ifndef OPENOCD_TARGET_ARM_ADI_V5_H
  23 #define OPENOCD_TARGET_ARM_ADI_V5_H
  24
  25 /**
  26  * @file
  27  * This defines formats and data structures used to talk to ADIv5 entities.
  28  * Those include a DAP, different types of Debug Port (DP), and memory mapped
  29  * resources accessed through a MEM-AP.
  30  */
  31
  32 #include <helper/list.h>
  33 #include "arm_jtag.h"
  34
  35 /* three-bit ACK values for SWD access (sent LSB first) */
  36 #define SWD_ACK_OK    0x1
  37 #define SWD_ACK_WAIT  0x2
  38 #define SWD_ACK_FAULT 0x4
  39
  40 #define DPAP_WRITE              0
  41 #define DPAP_READ               1
  42
  43 #define BANK_REG(bank, reg)     (((bank) << 4) | (reg))
  44
  45 /* A[3:0] for DP registers; A[1:0] are always zero.
  46  * - JTAG accesses all of these via JTAG_DP_DPACC, except for
  47  *   IDCODE (JTAG_DP_IDCODE) and ABORT (JTAG_DP_ABORT).
  48  * - SWD accesses these directly, sometimes needing SELECT.DPBANKSEL
  49  */
  50 #define DP_DPIDR        BANK_REG(0x0, 0x0) /* DPv1+: ro */
  51 #define DP_ABORT        BANK_REG(0x0, 0x0) /* DPv1+: SWD: wo */
  52 #define DP_CTRL_STAT    BANK_REG(0x0, 0x4) /* DPv0+: rw */
  53 #define DP_DLCR         BANK_REG(0x1, 0x4) /* DPv1+: SWD: rw */
  54 #define DP_TARGETID     BANK_REG(0x2, 0x4) /* DPv2: ro */
  55 #define DP_DLPIDR       BANK_REG(0x3, 0x4) /* DPv2: ro */
  56 #define DP_EVENTSTAT    BANK_REG(0x4, 0x4) /* DPv2: ro */
  57 #define DP_RESEND       BANK_REG(0x0, 0x8) /* DPv1+: SWD: ro */
  58 #define DP_SELECT       BANK_REG(0x0, 0x8) /* DPv0+: JTAG: rw; SWD: wo */
  59 #define DP_RDBUFF       BANK_REG(0x0, 0xC) /* DPv0+: ro */
  60 #define DP_TARGETSEL    BANK_REG(0x0, 0xC) /* DPv2: SWD: wo */
  61
  62 #define DLCR_TO_TRN(dlcr) ((uint32_t)(1 + ((3 & (dlcr)) >> 8))) /* 1..4 clocks */
  63
  64 /* Fields of the DP's AP ABORT register */
  65 #define DAPABORT        (1UL << 0)
  66 #define STKCMPCLR       (1UL << 1) /* SWD-only */
  67 #define STKERRCLR       (1UL << 2) /* SWD-only */
  68 #define WDERRCLR        (1UL << 3) /* SWD-only */
  69 #define ORUNERRCLR      (1UL << 4) /* SWD-only */
  70
  71 /* Fields of the DP's CTRL/STAT register */
  72 #define CORUNDETECT     (1UL << 0)
  73 #define SSTICKYORUN     (1UL << 1)
  74 /* 3:2 - transaction mode (e.g. pushed compare) */
  75 #define SSTICKYCMP      (1UL << 4)
  76 #define SSTICKYERR      (1UL << 5)
  77 #define READOK          (1UL << 6) /* SWD-only */
  78 #define WDATAERR        (1UL << 7) /* SWD-only */
  79 /* 11:8 - mask lanes for pushed compare or verify ops */
  80 /* 21:12 - transaction counter */
  81 #define CDBGRSTREQ      (1UL << 26)
  82 #define CDBGRSTACK      (1UL << 27)
  83 #define CDBGPWRUPREQ    (1UL << 28)
  84 #define CDBGPWRUPACK    (1UL << 29)
  85 #define CSYSPWRUPREQ    (1UL << 30)
  86 #define CSYSPWRUPACK    (1UL << 31)
  87
  88 /* MEM-AP register addresses */
  89 #define MEM_AP_REG_CSW          0x00
  90 #define MEM_AP_REG_TAR          0x04
  91 #define MEM_AP_REG_TAR64        0x08            /* RW: Large Physical Address Extension */
  92 #define MEM_AP_REG_DRW          0x0C            /* RW: Data Read/Write register */
  93 #define MEM_AP_REG_BD0          0x10            /* RW: Banked Data register 0-3 */
  94 #define MEM_AP_REG_BD1          0x14
  95 #define MEM_AP_REG_BD2          0x18
  96 #define MEM_AP_REG_BD3          0x1C
  97 #define MEM_AP_REG_MBT          0x20            /* --: Memory Barrier Transfer register */
  98 #define MEM_AP_REG_BASE64       0xF0            /* RO: Debug Base Address (LA) register */
  99 #define MEM_AP_REG_CFG          0xF4            /* RO: Configuration register */
 100 #define MEM_AP_REG_BASE         0xF8            /* RO: Debug Base Address register */
 101 /* Generic AP register address */
 102 #define AP_REG_IDR                      0xFC            /* RO: Identification Register */
 103
 104 /* Fields of the MEM-AP's CSW register */
 105 #define CSW_SIZE_MASK           7
 106 #define CSW_8BIT                0
 107 #define CSW_16BIT               1
 108 #define CSW_32BIT               2
 109 #define CSW_ADDRINC_MASK    (3UL << 4)
 110 #define CSW_ADDRINC_OFF     0UL
 111 #define CSW_ADDRINC_SINGLE  (1UL << 4)
 112 #define CSW_ADDRINC_PACKED  (2UL << 4)
 113 #define CSW_DEVICE_EN       (1UL << 6)
 114 #define CSW_TRIN_PROG       (1UL << 7)
 115 #define CSW_SPIDEN          (1UL << 23)
 116 /* 30:24 - implementation-defined! */
 117 #define CSW_HPROT           (1UL << 25) /* ? */
 118 #define CSW_MASTER_DEBUG    (1UL << 29) /* ? */
 119 #define CSW_SPROT           (1UL << 30)
 120 #define CSW_DBGSWENABLE     (1UL << 31)
 121
 122 /* Fields of the MEM-AP's IDR register */
 123 #define IDR_REV     (0xFUL << 28)
 124 #define IDR_JEP106  (0x7FFUL << 17)
 125 #define IDR_CLASS   (0xFUL << 13)
 126 #define IDR_VARIANT (0xFUL << 4)
 127 #define IDR_TYPE    (0xFUL << 0)
 128
 129 #define IDR_JEP106_ARM 0x04760000
 130
 131 #define DP_SELECT_APSEL 0xFF000000
 132 #define DP_SELECT_APBANK 0x000000F0
 133 #define DP_SELECT_DPBANK 0x0000000F
 134 #define DP_SELECT_INVALID 0x00FFFF00 /* Reserved bits one */
 135
 136 /**
 137  * This represents an ARM Debug Interface (v5) Access Port (AP).
 138  * Most common is a MEM-AP, for memory access.
 139  */
 140 struct adiv5_ap {
 141         /**
 142          * DAP this AP belongs to.
 143          */
 144         struct adiv5_dap *dap;
 145
 146         /**
 147          * Number of this AP.
 148          */
 149         uint8_t ap_num;
 150
 151         /**
 152          * Default value for (MEM-AP) AP_REG_CSW register.
 153          */
 154         uint32_t csw_default;
 155
 156         /**
 157          * Cache for (MEM-AP) AP_REG_CSW register value.  This is written to
 158          * configure an access mode, such as autoincrementing AP_REG_TAR during
 159          * word access.  "-1" indicates no cached value.
 160          */
 161         uint32_t csw_value;
 162
 163         /**
 164          * Cache for (MEM-AP) AP_REG_TAR register value This is written to
 165          * configure the address being read or written
 166          * "-1" indicates no cached value.
 167          */
 168         uint32_t tar_value;
 169
 170         /**
 171          * Configures how many extra tck clocks are added after starting a
 172          * MEM-AP access before we try to read its status (and/or result).
 173          */
 174         uint32_t memaccess_tck;
 175
 176         /* Size of TAR autoincrement block, ARM ADI Specification requires at least 10 bits */
 177         uint32_t tar_autoincr_block;
 178
 179         /* true if packed transfers are supported by the MEM-AP */
 180         bool packed_transfers;
 181
 182         /* true if unaligned memory access is not supported by the MEM-AP */
 183         bool unaligned_access_bad;
 184
 185         /* true if tar_value is in sync with TAR register */
 186         bool tar_valid;
 187 };
 188
 189
 190 /**
 191  * This represents an ARM Debug Interface (v5) Debug Access Port (DAP).
 192  * A DAP has two types of component:  one Debug Port (DP), which is a
 193  * transport agent; and at least one Access Port (AP), controlling
 194  * resource access.
 195  *
 196  * There are two basic DP transports: JTAG, and ARM's low pin-count SWD.
 197  * Accordingly, this interface is responsible for hiding the transport
 198  * differences so upper layer code can largely ignore them.
 199  *
 200  * When the chip is implemented with JTAG-DP or SW-DP, the transport is
 201  * fixed as JTAG or SWD, respectively.  Chips incorporating SWJ-DP permit
 202  * a choice made at board design time (by only using the SWD pins), or
 203  * as part of setting up a debug session (if all the dual-role JTAG/SWD
 204  * signals are available).
 205  */
 206 struct adiv5_dap {
 207         const struct dap_ops *ops;
 208
 209         /* dap transaction list for WAIT support */
 210         struct list_head cmd_journal;
 211
 212         struct jtag_tap *tap;
 213         /* Control config */
 214         uint32_t dp_ctrl_stat;
 215
 216         struct adiv5_ap ap[256];
 217
 218         /* The current manually selected AP by the "dap apsel" command */
 219         uint32_t apsel;
 220
 221         /**
 222          * Cache for DP_SELECT register. A value of DP_SELECT_INVALID
 223          * indicates no cached value and forces rewrite of the register.
 224          */
 225         uint32_t select;
 226
 227         /* information about current pending SWjDP-AHBAP transaction */
 228         uint8_t  ack;
 229
 230         /**
 231          * Holds the pointer to the destination word for the last queued read,
 232          * for use with posted AP read sequence optimization.
 233          */
 234         uint32_t *last_read;
 235
 236         /* The TI TMS470 and TMS570 series processors use a BE-32 memory ordering
 237          * despite lack of support in the ARMv7 architecture. Memory access through
 238          * the AHB-AP has strange byte ordering these processors, and we need to
 239          * swizzle appropriately. */
 240         bool ti_be_32_quirks;
 241
 242         /**
 243          * Signals that an attempt to reestablish communication afresh
 244          * should be performed before the next access.
 245          */
 246         bool do_reconnect;
 247
 248         /** Flag saying whether to ignore the syspwrupack flag in DAP. Some devices
 249          *  do not set this bit until later in the bringup sequence */
 250         bool ignore_syspwrupack;
 251 };
 252
 253 /**
 254  * Transport-neutral representation of queued DAP transactions, supporting
 255  * both JTAG and SWD transports.  All submitted transactions are logically
 256  * queued, until the queue is executed by run().  Some implementations might
 257  * execute transactions as soon as they're submitted, but no status is made
 258  * available until run().
 259  */
 260 struct dap_ops {
 261         /** connect operation for SWD */
 262         int (*connect)(struct adiv5_dap *dap);
 263         /** DP register read. */
 264         int (*queue_dp_read)(struct adiv5_dap *dap, unsigned reg,
 265                         uint32_t *data);
 266         /** DP register write. */
 267         int (*queue_dp_write)(struct adiv5_dap *dap, unsigned reg,
 268                         uint32_t data);
 269
 270         /** AP register read. */
 271         int (*queue_ap_read)(struct adiv5_ap *ap, unsigned reg,
 272                         uint32_t *data);
 273         /** AP register write. */
 274         int (*queue_ap_write)(struct adiv5_ap *ap, unsigned reg,
 275                         uint32_t data);
 276
 277         /** AP operation abort. */
 278         int (*queue_ap_abort)(struct adiv5_dap *dap, uint8_t *ack);
 279
 280         /** Executes all queued DAP operations. */
 281         int (*run)(struct adiv5_dap *dap);
 282
 283         /** Executes all queued DAP operations but doesn't check
 284          * sticky error conditions */
 285         int (*sync)(struct adiv5_dap *dap);
 286 };
 287
 288 /*
 289  * Access Port classes
 290  */
 291 enum ap_class {
 292         AP_CLASS_NONE   = 0x00000,  /* No class defined */
 293         AP_CLASS_MEM_AP = 0x10000,  /* MEM-AP */
 294 };
 295
 296 /*
 297  * Access Port types
 298  */
 299 enum ap_type {
 300         AP_TYPE_JTAG_AP = 0x0,  /* JTAG-AP - JTAG master for controlling other JTAG devices */
 301         AP_TYPE_AHB_AP  = 0x1,  /* AHB Memory-AP */
 302         AP_TYPE_APB_AP  = 0x2,  /* APB Memory-AP */
 303         AP_TYPE_AXI_AP  = 0x4,  /* AXI Memory-AP */
 304 };
 305
 306 /**
 307  * Queue a DP register read.
 308  * Note that not all DP registers are readable; also, that JTAG and SWD
 309  * have slight differences in DP register support.
 310  *
 311  * @param dap The DAP used for reading.
 312  * @param reg The two-bit number of the DP register being read.
 313  * @param data Pointer saying where to store the register's value
 314  * (in host endianness).
 315  *
 316  * @return ERROR_OK for success, else a fault code.
 317  */
 318 static inline int dap_queue_dp_read(struct adiv5_dap *dap,
 319                 unsigned reg, uint32_t *data)
 320 {
 321         assert(dap->ops != NULL);
 322         return dap->ops->queue_dp_read(dap, reg, data);
 323 }
 324
 325 /**
 326  * Queue a DP register write.
 327  * Note that not all DP registers are writable; also, that JTAG and SWD
 328  * have slight differences in DP register support.
 329  *
 330  * @param dap The DAP used for writing.
 331  * @param reg The two-bit number of the DP register being written.
 332  * @param data Value being written (host endianness)
 333  *
 334  * @return ERROR_OK for success, else a fault code.
 335  */
 336 static inline int dap_queue_dp_write(struct adiv5_dap *dap,
 337                 unsigned reg, uint32_t data)
 338 {
 339         assert(dap->ops != NULL);
 340         return dap->ops->queue_dp_write(dap, reg, data);
 341 }
 342
 343 /**
 344  * Queue an AP register read.
 345  *
 346  * @param ap The AP used for reading.
 347  * @param reg The number of the AP register being read.
 348  * @param data Pointer saying where to store the register's value
 349  * (in host endianness).
 350  *
 351  * @return ERROR_OK for success, else a fault code.
 352  */
 353 static inline int dap_queue_ap_read(struct adiv5_ap *ap,
 354                 unsigned reg, uint32_t *data)
 355 {
 356         assert(ap->dap->ops != NULL);
 357         return ap->dap->ops->queue_ap_read(ap, reg, data);
 358 }
 359
 360 /**
 361  * Queue an AP register write.
 362  *
 363  * @param ap The AP used for writing.
 364  * @param reg The number of the AP register being written.
 365  * @param data Value being written (host endianness)
 366  *
 367  * @return ERROR_OK for success, else a fault code.
 368  */
 369 static inline int dap_queue_ap_write(struct adiv5_ap *ap,
 370                 unsigned reg, uint32_t data)
 371 {
 372         assert(ap->dap->ops != NULL);
 373         return ap->dap->ops->queue_ap_write(ap, reg, data);
 374 }
 375
 376 /**
 377  * Queue an AP abort operation.  The current AP transaction is aborted,
 378  * including any update of the transaction counter.  The AP is left in
 379  * an unknown state (so it must be re-initialized).  For use only after
 380  * the AP has reported WAIT status for an extended period.
 381  *
 382  * @param dap The DAP used for writing.
 383  * @param ack Pointer to where transaction status will be stored.
 384  *
 385  * @return ERROR_OK for success, else a fault code.
 386  */
 387 static inline int dap_queue_ap_abort(struct adiv5_dap *dap, uint8_t *ack)
 388 {
 389         assert(dap->ops != NULL);
 390         return dap->ops->queue_ap_abort(dap, ack);
 391 }
 392
 393 /**
 394  * Perform all queued DAP operations, and clear any errors posted in the
 395  * CTRL_STAT register when they are done.  Note that if more than one AP
 396  * operation will be queued, one of the first operations in the queue
 397  * should probably enable CORUNDETECT in the CTRL/STAT register.
 398  *
 399  * @param dap The DAP used.
 400  *
 401  * @return ERROR_OK for success, else a fault code.
 402  */
 403 static inline int dap_run(struct adiv5_dap *dap)
 404 {
 405         assert(dap->ops != NULL);
 406         return dap->ops->run(dap);
 407 }
 408
 409 static inline int dap_sync(struct adiv5_dap *dap)
 410 {
 411         assert(dap->ops != NULL);
 412         if (dap->ops->sync)
 413                 return dap->ops->sync(dap);
 414         return ERROR_OK;
 415 }
 416
 417 static inline int dap_dp_read_atomic(struct adiv5_dap *dap, unsigned reg,
 418                                      uint32_t *value)
 419 {
 420         int retval;
 421
 422         retval = dap_queue_dp_read(dap, reg, value);
 423         if (retval != ERROR_OK)
 424                 return retval;
 425
 426         return dap_run(dap);
 427 }
 428
 429 static inline int dap_dp_poll_register(struct adiv5_dap *dap, unsigned reg,
 430                                        uint32_t mask, uint32_t value, int timeout)
 431 {
 432         assert(timeout > 0);
 433         assert((value & mask) == value);
 434
 435         int ret;
 436         uint32_t regval;
 437         LOG_DEBUG("DAP: poll %x, mask 0x%08" PRIx32 ", value 0x%08" PRIx32,
 438                   reg, mask, value);
 439         do {
 440                 ret = dap_dp_read_atomic(dap, reg, &regval);
 441                 if (ret != ERROR_OK)
 442                         return ret;
 443
 444                 if ((regval & mask) == value)
 445                         break;
 446
 447                 alive_sleep(10);
 448         } while (--timeout);
 449
 450         if (!timeout) {
 451                 LOG_DEBUG("DAP: poll %x timeout", reg);
 452                 return ERROR_WAIT;
 453         } else {
 454                 return ERROR_OK;
 455         }
 456 }
 457
 458 /* Queued MEM-AP memory mapped single word transfers. */
 459 int mem_ap_read_u32(struct adiv5_ap *ap,
 460                 uint32_t address, uint32_t *value);
 461 int mem_ap_write_u32(struct adiv5_ap *ap,
 462                 uint32_t address, uint32_t value);
 463
 464 /* Synchronous MEM-AP memory mapped single word transfers. */
 465 int mem_ap_read_atomic_u32(struct adiv5_ap *ap,
 466                 uint32_t address, uint32_t *value);
 467 int mem_ap_write_atomic_u32(struct adiv5_ap *ap,
 468                 uint32_t address, uint32_t value);
 469
 470 /* Synchronous MEM-AP memory mapped bus block transfers. */
 471 int mem_ap_read_buf(struct adiv5_ap *ap,
 472                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 473 int mem_ap_write_buf(struct adiv5_ap *ap,
 474                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 475
 476 /* Synchronous, non-incrementing buffer functions for accessing fifos. */
 477 int mem_ap_read_buf_noincr(struct adiv5_ap *ap,
 478                 uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 479 int mem_ap_write_buf_noincr(struct adiv5_ap *ap,
 480                 const uint8_t *buffer, uint32_t size, uint32_t count, uint32_t address);
 481
 482 /* Initialisation of the debug system, power domains and registers */
 483 int dap_dp_init(struct adiv5_dap *dap);
 484 int mem_ap_init(struct adiv5_ap *ap);
 485
 486 /* Invalidate cached DP select and cached TAR and CSW of all APs */
 487 void dap_invalidate_cache(struct adiv5_dap *dap);
 488
 489 /* Probe the AP for ROM Table location */
 490 int dap_get_debugbase(struct adiv5_ap *ap,
 491                         uint32_t *dbgbase, uint32_t *apid);
 492
 493 /* Probe Access Ports to find a particular type */
 494 int dap_find_ap(struct adiv5_dap *dap,
 495                         enum ap_type type_to_find,
 496                         struct adiv5_ap **ap_out);
 497
 498 static inline struct adiv5_ap *dap_ap(struct adiv5_dap *dap, uint8_t ap_num)
 499 {
 500         return &dap->ap[ap_num];
 501 }
 502
 503 /* Lookup CoreSight component */
 504 int dap_lookup_cs_component(struct adiv5_ap *ap,
 505                         uint32_t dbgbase, uint8_t type, uint32_t *addr, int32_t *idx);
 506
 507 struct target;
 508
 509 /* Put debug link into SWD mode */
 510 int dap_to_swd(struct target *target);
 511
 512 /* Put debug link into JTAG mode */
 513 int dap_to_jtag(struct target *target);
 514
 515 extern const struct command_registration dap_instance_commands[];
 516
 517 struct arm_dap_object;
 518 extern struct adiv5_dap *dap_instance_by_jim_obj(Jim_Interp *interp, Jim_Obj *o);
 519 extern struct adiv5_dap *adiv5_get_dap(struct arm_dap_object *obj);
 520 extern int dap_info_command(struct command_context *cmd_ctx,
 521                                          struct adiv5_ap *ap);
 522 extern int dap_register_commands(struct command_context *cmd_ctx);
 523 extern const char *adiv5_dap_name(struct adiv5_dap *self);
 524 extern const struct swd_driver *adiv5_dap_swd_driver(struct adiv5_dap *self);
 525 extern int dap_cleanup_all(void);
 526
 527 struct adiv5_private_config {
 528         int ap_num;
 529         struct adiv5_dap *dap;
 530 };
 531
 532 extern int adiv5_verify_config(struct adiv5_private_config *pc);
 533 extern int adiv5_jim_configure(struct target *target, Jim_GetOptInfo *goi);
 534
 535 #endif /* OPENOCD_TARGET_ARM_ADI_V5_H */