git.sur5r.net Git - u-boot/blob - drivers/spi/xilinx_spi.c

   1 // SPDX-License-Identifier: GPL-2.0+
   2 /*
   3  * Xilinx SPI driver
   4  *
   5  * Supports 8 bit SPI transfers only, with or w/o FIFO
   6  *
   7  * Based on bfin_spi.c, by way of altera_spi.c
   8  * Copyright (c) 2015 Jagan Teki <jteki@openedev.com>
   9  * Copyright (c) 2012 Stephan Linz <linz@li-pro.net>
  10  * Copyright (c) 2010 Graeme Smecher <graeme.smecher@mail.mcgill.ca>
  11  * Copyright (c) 2010 Thomas Chou <thomas@wytron.com.tw>
  12  * Copyright (c) 2005-2008 Analog Devices Inc.
  13  */
  14
  15 #include <config.h>
  16 #include <common.h>
  17 #include <dm.h>
  18 #include <errno.h>
  19 #include <malloc.h>
  20 #include <spi.h>
  21 #include <asm/io.h>
  22
  23 /*
  24  * [0]: http://www.xilinx.com/support/documentation
  25  *
  26  * Xilinx SPI Register Definitions
  27  * [1]: [0]/ip_documentation/xps_spi.pdf
  28  *      page 8, Register Descriptions
  29  * [2]: [0]/ip_documentation/axi_spi_ds742.pdf
  30  *      page 7, Register Overview Table
  31  */
  32
  33 /* SPI Control Register (spicr), [1] p9, [2] p8 */
  34 #define SPICR_LSB_FIRST         BIT(9)
  35 #define SPICR_MASTER_INHIBIT    BIT(8)
  36 #define SPICR_MANUAL_SS         BIT(7)
  37 #define SPICR_RXFIFO_RESEST     BIT(6)
  38 #define SPICR_TXFIFO_RESEST     BIT(5)
  39 #define SPICR_CPHA              BIT(4)
  40 #define SPICR_CPOL              BIT(3)
  41 #define SPICR_MASTER_MODE       BIT(2)
  42 #define SPICR_SPE               BIT(1)
  43 #define SPICR_LOOP              BIT(0)
  44
  45 /* SPI Status Register (spisr), [1] p11, [2] p10 */
  46 #define SPISR_SLAVE_MODE_SELECT BIT(5)
  47 #define SPISR_MODF              BIT(4)
  48 #define SPISR_TX_FULL           BIT(3)
  49 #define SPISR_TX_EMPTY          BIT(2)
  50 #define SPISR_RX_FULL           BIT(1)
  51 #define SPISR_RX_EMPTY          BIT(0)
  52
  53 /* SPI Data Transmit Register (spidtr), [1] p12, [2] p12 */
  54 #define SPIDTR_8BIT_MASK        GENMASK(7, 0)
  55 #define SPIDTR_16BIT_MASK       GENMASK(15, 0)
  56 #define SPIDTR_32BIT_MASK       GENMASK(31, 0)
  57
  58 /* SPI Data Receive Register (spidrr), [1] p12, [2] p12 */
  59 #define SPIDRR_8BIT_MASK        GENMASK(7, 0)
  60 #define SPIDRR_16BIT_MASK       GENMASK(15, 0)
  61 #define SPIDRR_32BIT_MASK       GENMASK(31, 0)
  62
  63 /* SPI Slave Select Register (spissr), [1] p13, [2] p13 */
  64 #define SPISSR_MASK(cs)         (1 << (cs))
  65 #define SPISSR_ACT(cs)          ~SPISSR_MASK(cs)
  66 #define SPISSR_OFF              ~0UL
  67
  68 /* SPI Software Reset Register (ssr) */
  69 #define SPISSR_RESET_VALUE      0x0a
  70
  71 #define XILSPI_MAX_XFER_BITS    8
  72 #define XILSPI_SPICR_DFLT_ON    (SPICR_MANUAL_SS | SPICR_MASTER_MODE | \
  73                                 SPICR_SPE)
  74 #define XILSPI_SPICR_DFLT_OFF   (SPICR_MASTER_INHIBIT | SPICR_MANUAL_SS)
  75
  76 #ifndef CONFIG_XILINX_SPI_IDLE_VAL
  77 #define CONFIG_XILINX_SPI_IDLE_VAL      GENMASK(7, 0)
  78 #endif
  79
  80 /* xilinx spi register set */
  81 struct xilinx_spi_regs {
  82         u32 __space0__[7];
  83         u32 dgier;      /* Device Global Interrupt Enable Register (DGIER) */
  84         u32 ipisr;      /* IP Interrupt Status Register (IPISR) */
  85         u32 __space1__;
  86         u32 ipier;      /* IP Interrupt Enable Register (IPIER) */
  87         u32 __space2__[5];
  88         u32 srr;        /* Softare Reset Register (SRR) */
  89         u32 __space3__[7];
  90         u32 spicr;      /* SPI Control Register (SPICR) */
  91         u32 spisr;      /* SPI Status Register (SPISR) */
  92         u32 spidtr;     /* SPI Data Transmit Register (SPIDTR) */
  93         u32 spidrr;     /* SPI Data Receive Register (SPIDRR) */
  94         u32 spissr;     /* SPI Slave Select Register (SPISSR) */
  95         u32 spitfor;    /* SPI Transmit FIFO Occupancy Register (SPITFOR) */
  96         u32 spirfor;    /* SPI Receive FIFO Occupancy Register (SPIRFOR) */
  97 };
  98
  99 /* xilinx spi priv */
 100 struct xilinx_spi_priv {
 101         struct xilinx_spi_regs *regs;
 102         unsigned int freq;
 103         unsigned int mode;
 104 };
 105
 106 static int xilinx_spi_probe(struct udevice *bus)
 107 {
 108         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 109         struct xilinx_spi_regs *regs = priv->regs;
 110
 111         priv->regs = (struct xilinx_spi_regs *)devfdt_get_addr(bus);
 112
 113         writel(SPISSR_RESET_VALUE, &regs->srr);
 114
 115         return 0;
 116 }
 117
 118 static void spi_cs_activate(struct udevice *dev, uint cs)
 119 {
 120         struct udevice *bus = dev_get_parent(dev);
 121         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 122         struct xilinx_spi_regs *regs = priv->regs;
 123
 124         writel(SPISSR_ACT(cs), &regs->spissr);
 125 }
 126
 127 static void spi_cs_deactivate(struct udevice *dev)
 128 {
 129         struct udevice *bus = dev_get_parent(dev);
 130         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 131         struct xilinx_spi_regs *regs = priv->regs;
 132
 133         writel(SPISSR_OFF, &regs->spissr);
 134 }
 135
 136 static int xilinx_spi_claim_bus(struct udevice *dev)
 137 {
 138         struct udevice *bus = dev_get_parent(dev);
 139         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 140         struct xilinx_spi_regs *regs = priv->regs;
 141
 142         writel(SPISSR_OFF, &regs->spissr);
 143         writel(XILSPI_SPICR_DFLT_ON, &regs->spicr);
 144
 145         return 0;
 146 }
 147
 148 static int xilinx_spi_release_bus(struct udevice *dev)
 149 {
 150         struct udevice *bus = dev_get_parent(dev);
 151         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 152         struct xilinx_spi_regs *regs = priv->regs;
 153
 154         writel(SPISSR_OFF, &regs->spissr);
 155         writel(XILSPI_SPICR_DFLT_OFF, &regs->spicr);
 156
 157         return 0;
 158 }
 159
 160 static int xilinx_spi_xfer(struct udevice *dev, unsigned int bitlen,
 161                             const void *dout, void *din, unsigned long flags)
 162 {
 163         struct udevice *bus = dev_get_parent(dev);
 164         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 165         struct xilinx_spi_regs *regs = priv->regs;
 166         struct dm_spi_slave_platdata *slave_plat = dev_get_parent_platdata(dev);
 167         /* assume spi core configured to do 8 bit transfers */
 168         unsigned int bytes = bitlen / XILSPI_MAX_XFER_BITS;
 169         const unsigned char *txp = dout;
 170         unsigned char *rxp = din;
 171         unsigned rxecount = 17; /* max. 16 elements in FIFO, leftover 1 */
 172         unsigned global_timeout;
 173
 174         debug("spi_xfer: bus:%i cs:%i bitlen:%i bytes:%i flags:%lx\n",
 175               bus->seq, slave_plat->cs, bitlen, bytes, flags);
 176
 177         if (bitlen == 0)
 178                 goto done;
 179
 180         if (bitlen % XILSPI_MAX_XFER_BITS) {
 181                 printf("XILSPI warning: Not a multiple of %d bits\n",
 182                        XILSPI_MAX_XFER_BITS);
 183                 flags |= SPI_XFER_END;
 184                 goto done;
 185         }
 186
 187         /* empty read buffer */
 188         while (rxecount && !(readl(&regs->spisr) & SPISR_RX_EMPTY)) {
 189                 readl(&regs->spidrr);
 190                 rxecount--;
 191         }
 192
 193         if (!rxecount) {
 194                 printf("XILSPI error: Rx buffer not empty\n");
 195                 return -1;
 196         }
 197
 198         if (flags & SPI_XFER_BEGIN)
 199                 spi_cs_activate(dev, slave_plat->cs);
 200
 201         /* at least 1usec or greater, leftover 1 */
 202         global_timeout = priv->freq > XILSPI_MAX_XFER_BITS * 1000000 ? 2 :
 203                         (XILSPI_MAX_XFER_BITS * 1000000 / priv->freq) + 1;
 204
 205         while (bytes--) {
 206                 unsigned timeout = global_timeout;
 207                 /* get Tx element from data out buffer and count up */
 208                 unsigned char d = txp ? *txp++ : CONFIG_XILINX_SPI_IDLE_VAL;
 209                 debug("spi_xfer: tx:%x ", d);
 210
 211                 /* write out and wait for processing (receive data) */
 212                 writel(d & SPIDTR_8BIT_MASK, &regs->spidtr);
 213                 while (timeout && readl(&regs->spisr)
 214                                                 & SPISR_RX_EMPTY) {
 215                         timeout--;
 216                         udelay(1);
 217                 }
 218
 219                 if (!timeout) {
 220                         printf("XILSPI error: Xfer timeout\n");
 221                         return -1;
 222                 }
 223
 224                 /* read Rx element and push into data in buffer */
 225                 d = readl(&regs->spidrr) & SPIDRR_8BIT_MASK;
 226                 if (rxp)
 227                         *rxp++ = d;
 228                 debug("spi_xfer: rx:%x\n", d);
 229         }
 230
 231  done:
 232         if (flags & SPI_XFER_END)
 233                 spi_cs_deactivate(dev);
 234
 235         return 0;
 236 }
 237
 238 static int xilinx_spi_set_speed(struct udevice *bus, uint speed)
 239 {
 240         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 241
 242         priv->freq = speed;
 243
 244         debug("xilinx_spi_set_speed: regs=%p, speed=%d\n", priv->regs,
 245               priv->freq);
 246
 247         return 0;
 248 }
 249
 250 static int xilinx_spi_set_mode(struct udevice *bus, uint mode)
 251 {
 252         struct xilinx_spi_priv *priv = dev_get_priv(bus);
 253         struct xilinx_spi_regs *regs = priv->regs;
 254         uint32_t spicr;
 255
 256         spicr = readl(&regs->spicr);
 257         if (mode & SPI_LSB_FIRST)
 258                 spicr |= SPICR_LSB_FIRST;
 259         if (mode & SPI_CPHA)
 260                 spicr |= SPICR_CPHA;
 261         if (mode & SPI_CPOL)
 262                 spicr |= SPICR_CPOL;
 263         if (mode & SPI_LOOP)
 264                 spicr |= SPICR_LOOP;
 265
 266         writel(spicr, &regs->spicr);
 267         priv->mode = mode;
 268
 269         debug("xilinx_spi_set_mode: regs=%p, mode=%d\n", priv->regs,
 270               priv->mode);
 271
 272         return 0;
 273 }
 274
 275 static const struct dm_spi_ops xilinx_spi_ops = {
 276         .claim_bus      = xilinx_spi_claim_bus,
 277         .release_bus    = xilinx_spi_release_bus,
 278         .xfer           = xilinx_spi_xfer,
 279         .set_speed      = xilinx_spi_set_speed,
 280         .set_mode       = xilinx_spi_set_mode,
 281 };
 282
 283 static const struct udevice_id xilinx_spi_ids[] = {
 284         { .compatible = "xlnx,xps-spi-2.00.a" },
 285         { .compatible = "xlnx,xps-spi-2.00.b" },
 286         { }
 287 };
 288
 289 U_BOOT_DRIVER(xilinx_spi) = {
 290         .name   = "xilinx_spi",
 291         .id     = UCLASS_SPI,
 292         .of_match = xilinx_spi_ids,
 293         .ops    = &xilinx_spi_ops,
 294         .priv_auto_alloc_size = sizeof(struct xilinx_spi_priv),
 295         .probe  = xilinx_spi_probe,
 296 };