git.sur5r.net Git - u-boot/blob - include/configs/innokom.h

   1 /*
   2  * (C) Copyright 2000, 2001, 2002
   3  * Robert Schwebel, Pengutronix, r.schwebel@pengutronix.de.
   4  *
   5  * Configuration for the Auerswald Innokom CPU board.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 /*
  27  * include/configs/innokom.h - configuration options, board specific
  28  */
  29
  30 #ifndef __CONFIG_H
  31 #define __CONFIG_H
  32
  33 /*
  34  * High Level Configuration Options
  35  * (easy to change)
  36  */
  37 #define CONFIG_PXA250           1       /* This is an PXA250 CPU            */
  38 #define CONFIG_INNOKOM          1       /* on an Auerswald Innokom board    */
  39
  40 #undef CONFIG_USE_IRQ                   /* we don't need IRQ/FIQ stuff      */
  41                                         /* for timer/console/ethernet       */
  42 /*
  43  * Hardware drivers
  44  */
  45
  46 /*
  47  * select serial console configuration
  48  */
  49 #define CONFIG_FFUART           1       /* we use FFUART on CSB226 */
  50
  51 /* allow to overwrite serial and ethaddr */
  52 #define CONFIG_ENV_OVERWRITE
  53
  54 #define CONFIG_BAUDRATE         19200
  55 #define CONFIG_MISC_INIT_R      1       /* we have a misc_init_r() function */
  56
  57 #define CONFIG_COMMANDS (CFG_CMD_BDI|CFG_CMD_LOADB|CFG_CMD_IMI|CFG_CMD_FLASH|CFG_CMD_MEMORY|CFG_CMD_NET|CFG_CMD_ENV|CFG_CMD_RUN|CFG_CMD_ASKENV|CFG_CMD_ECHO|CFG_CMD_I2C|CFG_CMD_DHCP|CFG_CMD_CACHE)
  58 /* CONFIG_CMD_DFL|CFG_CMD_I2C|CFG_CMD_EEPROM|CFG_CMD_NET|CFG_CMD_JFFS2|CFG_CMD_DHCP) */
  59 /* this must be included AFTER the definition of CONFIG_COMMANDS (if any)   */
  60 #include <cmd_confdefs.h>
  61
  62 #define CONFIG_BOOTDELAY        3
  63 /* #define CONFIG_BOOTARGS      "root=/dev/nfs ip=bootp console=ttyS0,19200" */
  64 #define CONFIG_BOOTARGS         "console=ttyS0,19200"
  65 #define CONFIG_ETHADDR          FF:FF:FF:FF:FF:FF
  66 #define CONFIG_NETMASK          255.255.255.0
  67 #define CONFIG_IPADDR           192.168.1.56
  68 #define CONFIG_SERVERIP         192.168.1.2
  69 #define CONFIG_BOOTCOMMAND      "bootm 0x40000"
  70 #define CONFIG_SHOW_BOOT_PROGRESS
  71
  72 #define CONFIG_CMDLINE_TAG      1
  73
  74 /*
  75  * Miscellaneous configurable options
  76  */
  77
  78 /*
  79  * Size of malloc() pool
  80  */
  81 #define CFG_MALLOC_LEN          (256*1024)
  82 #define CFG_GBL_DATA_SIZE       128             /* size in bytes reserved for initial data */
  83
  84 #define CFG_LONGHELP                            /* undef to save memory         */
  85 #define CFG_PROMPT              "uboot> "       /* Monitor Command Prompt       */
  86 #define CFG_CBSIZE              256             /* Console I/O Buffer Size      */
  87 #define CFG_PBSIZE (CFG_CBSIZE+sizeof(CFG_PROMPT)+16) /* Print Buffer Size */
  88 #define CFG_MAXARGS             16              /* max number of command args   */
  89 #define CFG_BARGSIZE            CFG_CBSIZE      /* Boot Argument Buffer Size    */
  90
  91 #define CFG_MEMTEST_START       0xa0400000      /* memtest works on     */
  92 #define CFG_MEMTEST_END         0xa0800000      /* 4 ... 8 MB in DRAM   */
  93
  94 #undef  CFG_CLKS_IN_HZ          /* everything, incl board info, in Hz */
  95
  96 #define CFG_LOAD_ADDR           0xa3000000      /* load kernel to this address   */
  97
  98 #define CFG_HZ                  3686400         /* incrementer freq: 3.6864 MHz */
  99                                                 /* RS: the oscillator is actually 3680130?? */
 100
 101 #define CFG_CPUSPEED            0x141           /* set core clock to 200/200/100 MHz */
 102                                                 /* 0101000001 */
 103                                                 /*      ^^^^^ Memory Speed 99.53 MHz         */
 104                                                 /*    ^^      Run Mode Speed = 2x Mem Speed  */
 105                                                 /* ^^         Turbo Mode Sp. = 1x Run M. Sp. */
 106
 107 #define CFG_MONITOR_LEN         0x20000         /* 128 KiB */
 108
 109                                                 /* valid baudrates */
 110 #define CFG_BAUDRATE_TABLE      { 9600, 19200, 38400, 57600, 115200 }
 111
 112 /*
 113  * I2C bus
 114  */
 115 #define CONFIG_HARD_I2C                 1
 116 #define CFG_I2C_SPEED                   50000
 117 #define CFG_I2C_SLAVE                   0xfe
 118
 119 #define CFG_ENV_IS_IN_EEPROM            1
 120
 121 #define CFG_ENV_OFFSET                  0x00    /* environment starts here  */
 122 #define CFG_ENV_SIZE                    1024    /* 1 KiB                    */
 123 #define CFG_I2C_EEPROM_ADDR             0x50    /* A0 = 0 (hardwired)       */
 124 #define CFG_EEPROM_PAGE_WRITE_BITS      5       /* 5 bits = 32 octets       */
 125 #define CFG_EEPROM_PAGE_WRITE_DELAY_MS  15      /* between stop and start   */
 126 #define CFG_I2C_EEPROM_ADDR_LEN         2       /* length of address        */
 127 #define CFG_EEPROM_SIZE                 4096    /* size in bytes            */
 128 #define CFG_I2C_INIT_BOARD              1       /* board has it's own init  */
 129
 130 /*
 131  * SMSC91C111 Network Card
 132  */
 133 #define CONFIG_DRIVER_SMC91111          1
 134 #define CONFIG_SMC91111_BASE            0x14000000 /* chip select 5         */
 135 #undef  CONFIG_SMC_USE_32_BIT                      /* 16 bit bus access     */
 136 #undef  CONFIG_SMC_91111_EXT_PHY                   /* we use internal phy   */
 137 #define CONFIG_SMC_AUTONEG_TIMEOUT      10         /* timeout 10 seconds    */
 138 #undef  CONFIG_SHOW_ACTIVITY
 139 #define CONFIG_NET_RETRY_COUNT          10         /* # of retries          */
 140
 141 /*
 142  * Stack sizes
 143  *
 144  * The stack sizes are set up in start.S using the settings below
 145  */
 146 #define CONFIG_STACKSIZE        (128*1024)      /* regular stack */
 147 #ifdef  CONFIG_USE_IRQ
 148 #define CONFIG_STACKSIZE_IRQ    (4*1024)        /* IRQ stack */
 149 #define CONFIG_STACKSIZE_FIQ    (4*1024)        /* FIQ stack */
 150 #endif
 151
 152 /*
 153  * Physical Memory Map
 154  */
 155 #define CONFIG_NR_DRAM_BANKS    1               /* we have 1 bank of DRAM   */
 156 #define PHYS_SDRAM_1            0xa0000000      /* SDRAM Bank #1            */
 157 #define PHYS_SDRAM_1_SIZE       0x04000000      /* 64 MB                    */
 158
 159 #define PHYS_FLASH_1            0x00000000      /* Flash Bank #1            */
 160 #define PHYS_FLASH_SIZE         0x01000000      /* 16 MB                    */
 161
 162 #define CFG_DRAM_BASE           0xa0000000      /* RAM starts here          */
 163 #define CFG_DRAM_SIZE           0x04000000
 164
 165 #define CFG_FLASH_BASE          PHYS_FLASH_1
 166
 167
 168 /*
 169  * JFFS2 Partitions
 170  */
 171 #define CFG_JFFS_CUSTOM_PART    1               /* see board/innokom/flash.c */
 172 #define CONFIG_MTD_INNOKOM_16MB 1               /* development flash         */
 173 #undef  CONFIG_MTD_INNOKOM_64MB                 /* production flash          */
 174
 175
 176 /*
 177  * GPIO settings
 178  *
 179  * GP15 == nCS1      is 1
 180  * GP24 == SFRM      is 1
 181  * GP25 == TXD       is 1
 182  * GP33 == nCS5      is 1
 183  * GP39 == FFTXD     is 1
 184  * GP41 == RTS       is 1
 185  * GP47 == TXD       is 1
 186  * GP49 == nPWE      is 1
 187  * GP62 == LED_B     is 1
 188  * GP63 == TDM_OE    is 1
 189  * GP78 == nCS2      is 1
 190  * GP79 == nCS3      is 1
 191  * GP80 == nCS4      is 1
 192  */
 193 #define CFG_GPSR0_VAL       0x03008000
 194 #define CFG_GPSR1_VAL       0xC0028282
 195 #define CFG_GPSR2_VAL       0x0001C000
 196
 197 /* GP02 == DON_RST   is 0
 198  * GP23 == SCLK      is 0
 199  * GP45 == USB_ACT   is 0
 200  * GP60 == PLLEN     is 0
 201  * GP61 == LED_A     is 0
 202  * GP73 == SWUPD_LED is 0
 203  */
 204 #define CFG_GPCR0_VAL       0x00800004
 205 #define CFG_GPCR1_VAL       0x30002000
 206 #define CFG_GPCR2_VAL       0x00000100
 207
 208 /* GP00 == DON_READY is input
 209  * GP01 == DON_OK    is input
 210  * GP02 == DON_RST   is output
 211  * GP03 == RESET_IND is input
 212  * GP07 == RES11     is input
 213  * GP09 == RES12     is input
 214  * GP11 == SWUPDATE  is input
 215  * GP14 == nPOWEROK  is input
 216  * GP15 == nCS1      is output
 217  * GP17 == RES22     is input
 218  * GP18 == RDY       is input
 219  * GP23 == SCLK      is output
 220  * GP24 == SFRM      is output
 221  * GP25 == TXD       is output
 222  * GP26 == RXD       is input
 223  * GP32 == RES21     is input
 224  * GP33 == nCS5      is output
 225  * GP34 == FFRXD     is input
 226  * GP35 == CTS       is input
 227  * GP39 == FFTXD     is output
 228  * GP41 == RTS       is output
 229  * GP42 == USB_OK    is input
 230  * GP45 == USB_ACT   is output
 231  * GP46 == RXD       is input
 232  * GP47 == TXD       is output
 233  * GP49 == nPWE      is output
 234  * GP58 == nCPUBUSINT is input
 235  * GP59 == LANINT    is input
 236  * GP60 == PLLEN     is output
 237  * GP61 == LED_A     is output
 238  * GP62 == LED_B     is output
 239  * GP63 == TDM_OE    is output
 240  * GP64 == nDSPINT   is input
 241  * GP65 == STRAP0    is input
 242  * GP67 == STRAP1    is input
 243  * GP69 == STRAP2    is input
 244  * GP70 == STRAP3    is input
 245  * GP71 == STRAP4    is input
 246  * GP73 == SWUPD_LED is output
 247  * GP78 == nCS2      is output
 248  * GP79 == nCS3      is output
 249  * GP80 == nCS4      is output
 250  */
 251 #define CFG_GPDR0_VAL       0x03808004
 252 #define CFG_GPDR1_VAL       0xF002A282
 253 #define CFG_GPDR2_VAL       0x0001C200
 254
 255 /* GP15 == nCS1  is AF10
 256  * GP18 == RDY   is AF01
 257  * GP23 == SCLK  is AF10
 258  * GP24 == SFRM  is AF10
 259  * GP25 == TXD   is AF10
 260  * GP26 == RXD   is AF01
 261  * GP33 == nCS5  is AF10
 262  * GP34 == FFRXD is AF01
 263  * GP35 == CTS   is AF01
 264  * GP39 == FFTXD is AF10
 265  * GP41 == RTS   is AF10
 266  * GP46 == RXD   is AF10
 267  * GP47 == TXD   is AF01
 268  * GP49 == nPWE  is AF10
 269  * GP78 == nCS2  is AF10
 270  * GP79 == nCS3  is AF10
 271  * GP80 == nCS4  is AF10
 272  */
 273 #define CFG_GAFR0_L_VAL     0x80000000
 274 #define CFG_GAFR0_U_VAL     0x001A8010
 275 #define CFG_GAFR1_L_VAL     0x60088058
 276 #define CFG_GAFR1_U_VAL     0x00000008
 277 #define CFG_GAFR2_L_VAL     0xA0000000
 278 #define CFG_GAFR2_U_VAL     0x00000002
 279
 280
 281 /* FIXME: set GPIO_RER/FER */
 282
 283 /* RDH = 1
 284  * PH  = 1
 285  * VFS = 1
 286  * BFS = 1
 287  * SSS = 1
 288  */
 289 #define CFG_PSSR_VAL            0x37
 290
 291 /*
 292  * Memory settings
 293  *
 294  * This is the configuration for nCS0/1 -> flash banks
 295  * configuration for nCS1:
 296  * [31]    0    - Slower Device
 297  * [30:28] 010  - CS deselect to CS time: 2*(2*MemClk) = 40 ns
 298  * [27:24] 0101 - Address to data valid in bursts: (5+1)*MemClk = 60 ns
 299  * [23:20] 1011 - " for first access: (11+2)*MemClk = 130 ns
 300  * [19]    1    - 16 Bit bus width
 301  * [18:16] 000  - nonburst RAM or FLASH
 302  * configuration for nCS0:
 303  * [15]    0    - Slower Device
 304  * [14:12] 010  - CS deselect to CS time: 2*(2*MemClk) = 40 ns
 305  * [11:08] 0101 - Address to data valid in bursts: (5+1)*MemClk = 60 ns
 306  * [07:04] 1011 - " for first access: (11+2)*MemClk = 130 ns
 307  * [03]    1    - 16 Bit bus width
 308  * [02:00] 000  - nonburst RAM or FLASH
 309  */
 310 #define CFG_MSC0_VAL            0x25b825b8 /* flash banks                   */
 311
 312 /* This is the configuration for nCS2/3 -> TDM-Switch, DSP
 313  * configuration for nCS3: DSP
 314  * [31]    0    - Slower Device
 315  * [30:28] 001  - RRR3: CS deselect to CS time: 1*(2*MemClk) = 20 ns
 316  * [27:24] 0010 - RDN3: Address to data valid in bursts: (2+1)*MemClk = 30 ns
 317  * [23:20] 0011 - RDF3: Address for first access: (3+1)*MemClk = 40 ns
 318  * [19]    1    - 16 Bit bus width
 319  * [18:16] 100  - variable latency I/O
 320  * configuration for nCS2: TDM-Switch
 321  * [15]    0    - Slower Device
 322  * [14:12] 101  - RRR2: CS deselect to CS time: 5*(2*MemClk) = 100 ns
 323  * [11:08] 1001 - RDN2: Address to data valid in bursts: (9+1)*MemClk = 100 ns
 324  * [07:04] 0011 - RDF2: Address for first access: (3+1)*MemClk = 40 ns
 325  * [03]    1    - 16 Bit bus width
 326  * [02:00] 100  - variable latency I/O
 327  */
 328 #define CFG_MSC1_VAL            0x123C593C /* TDM switch, DSP               */
 329
 330 /* This is the configuration for nCS4/5 -> ExtBus, LAN Controller
 331  *
 332  * configuration for nCS5: LAN Controller
 333  * [31]    0    - Slower Device
 334  * [30:28] 001  - RRR5: CS deselect to CS time: 1*(2*MemClk) = 20 ns
 335  * [27:24] 0010 - RDN5: Address to data valid in bursts: (2+1)*MemClk = 30 ns
 336  * [23:20] 0011 - RDF5: Address for first access: (3+1)*MemClk = 40 ns
 337  * [19]    1    - 16 Bit bus width
 338  * [18:16] 100  - variable latency I/O
 339  * configuration for nCS4: ExtBus
 340  * [15]    0    - Slower Device
 341  * [14:12] 110  - RRR4: CS deselect to CS time: 6*(2*MemClk) = 120 ns
 342  * [11:08] 1100 - RDN4: Address to data valid in bursts: (12+1)*MemClk = 130 ns
 343  * [07:04] 1101 - RDF4: Address for first access: 13->(15+1)*MemClk = 160 ns
 344  * [03]    1    - 16 Bit bus width
 345  * [02:00] 100  - variable latency I/O
 346  */
 347 #define CFG_MSC2_VAL            0x123C6CDC /* extra bus, LAN controller     */
 348
 349 /* MDCNFG: SDRAM Configuration Register
 350  *
 351  * [31:29]   000 - reserved
 352  * [28]      0   - no SA1111 compatiblity mode
 353  * [27]      0   - latch return data with return clock
 354  * [26]      0   - alternate addressing for pair 2/3
 355  * [25:24]   00  - timings
 356  * [23]      0   - internal banks in lower partition 2/3 (not used)
 357  * [22:21]   00  - row address bits for partition 2/3 (not used)
 358  * [20:19]   00  - column address bits for partition 2/3 (not used)
 359  * [18]      0   - SDRAM partition 2/3 width is 32 bit
 360  * [17]      0   - SDRAM partition 3 disabled
 361  * [16]      0   - SDRAM partition 2 disabled
 362  * [15:13]   000 - reserved
 363  * [12]      1   - SA1111 compatiblity mode
 364  * [11]      1   - latch return data with return clock
 365  * [10]      0   - no alternate addressing for pair 0/1
 366  * [09:08]   01  - tRP=2*MemClk CL=2 tRCD=2*MemClk tRAS=5*MemClk tRC=8*MemClk
 367  * [7]       1   - 4 internal banks in lower partition pair
 368  * [06:05]   10  - 13 row address bits for partition 0/1
 369  * [04:03]   01  - 9 column address bits for partition 0/1
 370  * [02]      0   - SDRAM partition 0/1 width is 32 bit
 371  * [01]      0   - disable SDRAM partition 1
 372  * [00]      1   - enable  SDRAM partition 0
 373  */
 374 /* use the configuration above but disable partition 0 */
 375 #define CFG_MDCNFG_VAL          0x000019c8
 376
 377 /* MDREFR: SDRAM Refresh Control Register
 378  *
 379  * [32:26] 0     - reserved
 380  * [25]    0     - K2FREE: not free running
 381  * [24]    0     - K1FREE: not free running
 382  * [23]    1     - K0FREE: not free running
 383  * [22]    0     - SLFRSH: self refresh disabled
 384  * [21]    0     - reserved
 385  * [20]    0     - APD: no auto power down
 386  * [19]    0     - K2DB2: SDCLK2 is MemClk
 387  * [18]    0     - K2RUN: disable SDCLK2
 388  * [17]    0     - K1DB2: SDCLK1 is MemClk
 389  * [16]    1     - K1RUN: enable SDCLK1
 390  * [15]    1     - E1PIN: SDRAM clock enable
 391  * [14]    1     - K0DB2: SDCLK0 is MemClk
 392  * [13]    0     - K0RUN: disable SDCLK0
 393  * [12]    1     - E0PIN: disable SDCKE0
 394  * [11:00] 000000011000 - (64ms/8192)*MemClkFreq/32 = 24
 395  */
 396 #define CFG_MDREFR_VAL          0x0081D018
 397
 398 /* MDMRS: Mode Register Set Configuration Register
 399  *
 400  * [31]      0       - reserved
 401  * [30:23]   00000000- MDMRS2: SDRAM2/3 MRS Value. (not used)
 402  * [22:20]   000     - MDCL2:  SDRAM2/3 Cas Latency.  (not used)
 403  * [19]      0       - MDADD2: SDRAM2/3 burst Type. Fixed to sequential.  (not used)
 404  * [18:16]   010     - MDBL2:  SDRAM2/3 burst Length. Fixed to 4.  (not used)
 405  * [15]      0       - reserved
 406  * [14:07]   00000000- MDMRS0: SDRAM0/1 MRS Value.
 407  * [06:04]   010     - MDCL0:  SDRAM0/1 Cas Latency.
 408  * [03]      0       - MDADD0: SDRAM0/1 burst Type. Fixed to sequential.
 409  * [02:00]   010     - MDBL0:  SDRAM0/1 burst Length. Fixed to 4.
 410  */
 411 #define CFG_MDMRS_VAL           0x00020022
 412
 413 /*
 414  * PCMCIA and CF Interfaces
 415  */
 416 #define CFG_MECR_VAL            0x00000000
 417 #define CFG_MCMEM0_VAL          0x00000000
 418 #define CFG_MCMEM1_VAL          0x00000000
 419 #define CFG_MCATT0_VAL          0x00000000
 420 #define CFG_MCATT1_VAL          0x00000000
 421 #define CFG_MCIO0_VAL           0x00000000
 422 #define CFG_MCIO1_VAL           0x00000000
 423
 424 /*
 425 #define CSB226_USER_LED0        0x00000008
 426 #define CSB226_USER_LED1        0x00000010
 427 #define CSB226_USER_LED2        0x00000020
 428 */
 429
 430 /*
 431  * FLASH and environment organization
 432  */
 433 #define CFG_MAX_FLASH_BANKS     1       /* max number of memory banks       */
 434 #define CFG_MAX_FLASH_SECT      128     /* max number of sect. on one chip  */
 435
 436 /* timeout values are in ticks */
 437 #define CFG_FLASH_ERASE_TOUT    (2*CFG_HZ) /* Timeout for Flash Erase       */
 438 #define CFG_FLASH_WRITE_TOUT    (2*CFG_HZ) /* Timeout for Flash Write       */
 439
 440 #endif  /* __CONFIG_H */